126 127

126

Rys. 4.24. Zwiększanie prądu wyjściowego: w stanie 1 (a) 1 w stanie O (b)

Moc rozpraszana P_D przez układ CMOS na trzy zasadnicze składowe. Są to:

1    - moo strat wynikająca z prądu upływu;

2    - moc tracona w wyniku przeładowywania pojemności obciążenia;

3    - moc tracona w wyniku przepływu prądu przez oba tranzystory komplemen

tarne w chwili przełączania.

Składowa pierwsza charakteryzuje pobór mocy w warunkach statycznych i jest proporcjonalna do napięcia zasilania i złożoności układu. Typowa wartość dla układów małej integracji (SSI) przy U_z = 10 V wynosi P_g= 5^10 nW.

Składowa druga wynika z faktu, że energia zgromadzona w kondensatorze jest równa j CU². Na jeden okres przypadają dwa przeładowania, a więc energia na jednostkę czasu (czyli moc} wynosi 2* j CU²- y = Ct^f. Ponieważ poziomy logiczne równe są napięciom zasilającym, więc moc tracona na przeładowywanie pojemności obciążenia jest proporcjonalna do wartości pojemności, częstotliwości przełączania i kwadratu napięcia zasilającego.

Składowa trzecia jest to moc typu U-I, wydzielana w wyniku jednoczesnego przepływu prądu przez oba komplementarne tranzystory tworzące inwer-tor lub występujące w bardziej złożonych bramkach. Z prądowej charakterystyki przełączania (rys. 4.23) wynika, że prąd drenu płynie w czasie, gdy napięcie wejściowe zawarte jest w przedziale U^jj < Uj < U_z - |Ujp|- Noc rozpraszana w wyniku przepływu tego prądu będzie zależała od czasu narastania (opadania) i częstotliwości napięcia Uj.

Z uwagi na to, że moc typu U*I (składowa trzecia) jest liniowo zależna od częstotliwości, podobnie jak CU²f, można wprowadzić pewną umowną pojemność Cpjj (PD = Power Dissipation) charakteryzującą moc rozpraszaną {rzaz nieobciążoną bramkę, tzn. moc traconą w związku z przełączaniem bramki i przeładowywaniem jej pojemności wewnętrznej. Pojemność Cpp jest podawana ; w katalogach.

Tak więc, całkowita moc rozpraszana w układzie CMOS obciążonym pojemnością C^ wynosi

^PD = ^PS ⁺ (°PD ⁺ °L>^Ul* ^f

i nie powinna przekraczać 300 mW na jeden układ scalony.    ^{j 1,1}

4.2.4. Czas przełączania i propagacji

• -1-

Charakterystyki czasowe przebiegów w sieci logicznej CMOS można oszacować baz trudu, pamiętając, że każdy układ CMOS stanowi obciążenie praktycznie czysto pojemnościowe.

Z kształtu charakterystyk tranzystorów MOS (rys. 4.19c) wynika, że w czasie przełączania napięcie na pojemności obciążenia zmienia się z początku liniowo, z uwagi na prądowy charakter źródła. Następnie przebieg zaokrągla się, gdyż przy U_DS— O charakterystyka tranzystora MOS Jest zbliżona do charakterystyki opornika. Przebiegi w układach CMOS mają więc kształt wyraźnie trapezowy, o czasach narastania 1 opadania zboczy impulsów znacznie większych niż w układach TTL, co zmniejsza groźbę pojawiania się pasożytniczych oscylacji w liniach łączących poszczególne układy czy urządzenia, w porównaniu z układami TTL.

Przy wzroście D_z, a więc również i U_0H, bramka CMOS musi przeładowywać pojemność obciążenia w większym zakresie napięciowym. Ponieważ Jednak prąd wyjściowy rośnie z kwadratem napięcia wyjściowego    (porównaj

p. 4.2.1), więc ze wzrostem napięcia zasilania czasy narastania, opadania i propagacji maleją. Typowy czas propagacji bramki HANS CMOS wynosi przy U_z = 5 V około 50 as, zaś przy U_z = 10 V maleje do około JO ns.

Zależność czasu propagacji od pojemności obciążenia 1 napięcia zasilania podawana jest w katalogach w postaci graficznej, jako uzupełnienie danych liczbowych określających gwarantowany czas propagacji przy typowych napięciach zasilania (5, 10, 15 V) 1 ustalonej pojemności obciążenia (UpF dla serii 4000, 50 pF dla serii 74 C).

Z powyższego wynika ścisła zależność pomiędzy szybkością działania a obciążeniem układów CMOS. W odróżnieniu od układów TTL, obciążalność wyjściowa (fan out), wynikająca z dopuszczalnej obciążalności prądowej, nie ma tu istotnego znaczenia ze względu na wielką oporność wejściową. Rzeczywista obciążalność wyjściowa wynika z wymagań odnośnie szybkości działania układu i mocy strat, limitującej od góry napięcie zasilania.

4.2.5. Odporność szumowa

Typowa wartość marginesu szumów układów CMOS wynosi 45;» napięcia zasilającego. Tak wysoka odporność szumowa wynika z faktu, że U_0H « U_z i U_QL=« 0 V, zaś przesunięcie strefy przełączania w typowej charakterystyce przejściowej w stosunku do punktu 0,5 U_z Jest rzędu 5,"'.

Rozrzuty parametrów wynikające z procesu technologicznego oraz różnorodność dopuszczalnych warunków pracy powodują, że gwarantowany przez producentów margines szumów jest mniejszy. Dla serii 40J0 g.varantuje się

^U0L mar = °’⁰¹ V- ^U0H min = ^UZ " ⁰-°-> ^v-    % = <>•> ^UZ

zaś dla serii 740

*0Ł mar = °‘^{1 V}>

^U0H min ^{= U}Z

0,1 V,

= 1 V

4.2.6. Bramka transmisyjna

Bardzo ważnym elementem zarówno układów cyfrowych jak i analogowych jest bramka transmisyjna (Transmission Gate). Nie j;.st to funktor logicz-