7223156815

188

Figurę 7.4 Division du modćle en temps differć pour 1’application en temps rćel.

rrrr~r.—		A			• •W.
w-	• UW ^: .

Ii—	L: R 1
mm

8imulateur

Figurę 7.5 Division du modele du moteur BLDC en temps diffćrć

pour 1’application en temps rćel.

Afin de faire suitę k la section 7.1.1, on observe des dćlais d’une pćriode de calcul lors du transfert d’information d’un CPU vers le FPGA, d’ou 1’insertion d’un dćlai sur 1’indice de modulation et la yitesse angulaire.