POLITECHNIKA WARSZAWSKA

WYDZIAŁ TRANSPORTU

Zakład Telekomunikacji w Transporcie

Laboratorium elektroniki II

S

PRAWOZDANIE

Z

Ć

WICZENIA

NR

29

T

EMAT:

Komputerowa symulacja

cyfrowych układów sekwencyjnych

S

KŁAD

ZESPOŁU

:

1.

D

OMINIK

S

MORAWIŃSKI

-R

ICHTER

2. M

ICHAŁ

S

MATER

G

RUPA

:

SRK

S

EMESTR

:

7

D

ATA

WYKONANIA

ĆWICZENIA

12 października 2006 r.

D

ATA

ODDANIA

SPRAWOZDANIA

19 października 2006 r.

SPRAWOZDANIE

Pierwsza część ćwiczenia polegała na zbadaniu licznika (74160). Kolejne

działania na tym liczniku reprezentują załączone wykresy czasowe A i B.

Możemy z nich odczytać:

•

0 ns – początek badania; resetowanie licznika (stan niski na CLR)

•

65 ns – przełączenie CLR na stan wysoki; kolejne zbocze narastające

CLK (100 ns) w wyniku niskiego stanu LOAD wywołuje w 120 ns

wczytanie liczby 0101 z wejść P(0) do P(3) oraz podanie ich na wyjścia

Q(0) do Q(3)

•

145 ns – przełączenie LOAD w stan wysoki (koniec wczytywania danych

P(0) do P(3)), podanie zezwolenia (ENP i ENT w stan wysoki)

•

180 ns – pierwsze zbocze narastające CLK wywołujące w 195 ns

zliczanie w przód – na wyjściach Q(0) do Q(3) podana zostaje liczba

0110

•

220 ns – kolejny impuls zegarowy – podanie w 235 ns na wyjściach

liczby 0111 i tak dalej aż do liczby 1001

•

[od tego miejsca czas wg wykresu B] 390 ns – pojawienie się stanu

wysokiego na RCO – informacja o osiągnięciu stanu odpowiadającego

długości cyklu

•

wynikiem kolejnego impulsu zegarowego (440 ns) jest pojawienie się w

460 ns na wyjściach liczby 0000, a każde kolejne zbocze narastające

CLK wywołuje kolejne liczby: 0001, 0010 itd.

•

950 ns – wycofanie zezwolenia (stan niski na ENP) blokuje dalsze

zliczanie impulsów

Druga część ćwiczenia to badanie rejestru (74198). Oto kolejne działania

wykonane na tym rejestrze, a przedstawione na wykresach C, D, E i F:

•

0 ns – zerowanie licznika (stan niski na CLR)

•

90 ns – przełączenie CLR na stan wysoki (koniec zerowania), podanie

stanu wysokiego na S0 i S1 – wczytanie równoległe wartości

wejściowych A do H i podanie na wyjścia QA do QH w 140 ns

•

150 ns – ustawienie: stan niski na S1 i wysoki na S0 – rozpoczęcie

przesuwania w prawo

•

200 ns – pierwsze zbocze narastające CLK wywołujące przesuw w 220

ns; na wyjściu QA pojawia się stan wysoki w wyniku podania takiego na

wejście SR SER; każdy kolejny impuls zegarowy (do 760 ns włącznie)

wywołuje przesuw w prawo i wczytanie wartości SR SER

•

790 ns – zmiana stanów na S0 i S1 – koniec przesuwania w prawo,

początek przesuwania w lewo

•

840 ns – zbocze narastające CLK, w wyniku którego następuje pierwsze

przesunięcie w lewo; na wyjście QH zostaje podany stan wejścia SL SER;

każdy kolejny impuls zegarowy (do 1320 ns włącznie) wywołuje

przesuw w lewo i wczytanie wartości SL SER

•

1360 ns – podanie stanu niskiego na S1; stan niski zarówno na S0, jak i

na S1 powoduje zablokowanie przesuwu

WNIOSKI

•

Aby układ zadziałał sprawnie, konieczne jest jego wyzerowanie po

załączeniu zasilania (RESET).

•

Licznik 74160 umożliwia równoległe ustawienie jego stanu (przy

pomocy wejścia sterującego LOAD, poprzez wejścia P(0) do P(3)); nie

ma więc konieczności czekania aż układ „doliczy” do zadanej wartości.

Analogicznie można do rejestru 74198 wprowadzić równolegle dane (w

wyniku właściwego zasterowania S0 i S1 przez wejścia A do H).

•

Zliczanie (74160) i przesuwanie (74198) odbywa się w wyniku

pojawienia się na wejściu CLK zbocza narastającego.

•

Licznik o czterech wyjściach nie musi mieć długości cyklu równej 2

4

.

Długość cyklu może być ograniczona. W ten sposób układ 74160 jest

licznikiem BCD.

•

Obydwa układy mają możliwość zablokowania zliczania lub

przesuwania mimo pojawiania się impulsów zegarowych.