148 149

148

Tnn punkt widzenia, wraz z pojawieniem się technologii umożlIwlujących wielką skalę integracji (ISI), doprowadził do wyprodukowania dwóch typów pamięci stałych o dużej pojemności -skupionej w Jednym układzie scalonym.

Są to pamięci typu ROM (Read Only Memory - pamięć tylko do odczytu) oraz PTiA (Programmable Logic Array — programowana matryca logiczna).

Struktury logiczne pamięci ROM i PIA przedstawione są na rys. 5.2}.

W układzie ROM obliczane są wszystkie pełne iloczyny argumentów wejściowych (adresu), a następnie niektóre z nich są sumowane dla uzyskania wymaganych funkcji. W układzie o takiej strukturze można uzyskać każdą funkcję logiczną argumentów wejściowych. W scalonych pamięciach ROM sumowanie realizowane Jest przy pomocy matrycy elementów półprzewodnikowych.

Układ PLA posiada strukturę analogiczną db układu ROM z tym, że obliczana Jest tylko pewna ograniczona ilość niekoniecznie pełnych iloczynów. PLA. może wlęo realizować tylko te funkcje, które dają się wyrazić sumą ograniczonej ilości różnych implikantów. W scalonych pamięciach PLA zarówno sumy, Jak i iloczyny realizowane są przy pomocy matryc.

Dzięki ograniczonej ilości iloczynów, PLA,przy pomocy której udaje się zrealizować zadaną funkcję, Jest prostsza niż realizujący tę funkcję ROM.

5.5-1• Pamięci typu ROM

Podstawową częścią ROM-u jest matryca pamięciowa. Ma ona postać siatki, utworzonej z poziomych i pionowych, odizolowanych ścieżek przewodzących, w węzłach której umieszczone są lub nie odpowiednie elementy półprzewodnikowe. ścieżki poziome (wiersze) nazywane są liniami słów, ścieżki pionowe (kolumny) - liniami bitów.

Matryce pamięciowe są zazwyczaj kwadratowe, tzn. liczba wierszy równa jest liczbie kolumn i. zapamiętują N słów N-bitowychi Wartość -poszczególnych bitów danego słowa zależy od tego, czy w węzłąch między daną linią słęwa a liniami bitowymi działają, czy nie, elementy półprzewodnikowe.-

Na rys. 5.24 pokażana jest prosta matryca 3. x 3 w realizacji bipolarnej (a), NMOS (b) i PMOS (c).

Nietrudno zauważyć, że w matrycach zasilanych napięciem dodatnim każda-linia bitowa oblicza funkcję NOR sygnałów podawanych na linie słów związane z nią poprzez tranzystory. Żądane słowo wybierane jest' jedynką podaną na odpowiednią linię słowa, co powpduje pojawienie się zer we wszystkich, powiązanych z nią poprzez tranzystory,’ liniach bitowych.

W matrycach zasilanych napięciem ujemnym każda linia bitowa oblicza funkcję NAND sygnałów z odpowiednich linii słów. Wybranie zerem odpowiedniej linii słowa powoduje pojawienie się jedynek we wszystkich, powiązanych z nią poprzez tranzystory, liniach bitowych. Pozostałe, nie zwarte do masy linie bitowe 'mają potencjał ujemny reprezentujący zero logiczne.

W pTaktyoe, dla ujednolicenia procesu technologicznego, formuje się wszystkie' tranzystory w matrycy, a następnie usuwa .te, które trzeba, aby.,-zrealizować funkcję żądaną przez zamawiającego. W. pamięci bipolarnej,tran-.'

'    . -    ■ •    .*■ i

zystory usuwa się przez przerwanie doprowadzeń emitera; w pamięci MOS przez, nałożenie grubej izolacji bramki (tzw. Mask Programmable ROM).

o

hT

TT

71

h-

h

♦u,

JTI

T

_T^ST X

JTI

a)

R

U T ll_J T I

i

b)

*♦»

-#*

Rys. 5.24. Matryca pamięciowa 5 i 5 w wersji bipolarnej (a), NMOS (b)

i PMOS (c)