83937 instalacje104

3. STEROWANIE SILNJKÓW SKOKOWYCH 90

cji z pamięci stałej ROM (14) co do kroku drugiego: generowania zespołu sygnałów logicznych na zaciskach wyjściowych bramy we/wy 2.

Zaciski PAO i PA2 otrzymują sygnał odpowiadający jedynce logicznej, a zaciski PA i i PA3 — zeru logicznemu. Zatem tranzystory 6 i 8 przewodzą, a 7 i 9 nie przewodzą. Uzwojenia A i B są wstępnie zasilone, zapewniając utrzymywanie wirnika (nie pokazanego na rysunku) w dotychczasowym położeniu kątowym, dopóki uzwojenia A, B nie zostaną zasilone, co spowoduje ruch wirnika.

Każdy z obwodów odczytujących napięcie zawiera zespół rezystorów a, połączonych równolegle z obwodem kolektor-emiter tranzystorów oraz inwerter b, połączony z odpowiednim zaciskiem wejściowym bramy we/wy 2 (rys. 3.17).

Przy przewodzeniu tranzystorów 6 i 8 potencjał na wejściu inwer-terów odpowiada zeru logicznemu, zatem jedynka logiczna pojawia się na wejściach PBO i PB2. Odpowiednio stany nieprzewodzenia tranzystorów 7 i 9 powodują sygnały zera logicznego na zaciskach wejściowych PB\ i PBO.

W przedziale czasowym T_u który jest zliczany w mikroprocesorze w kroku trzecim, ten ostatni otrzymuje instrukcję dokonania porównania stanów logicznych na zaciskach wyjściowych PA0-PA3 oraz wejściowych PBO-PBO (rys. 3.18). Gdy tranzystory 6 i 8 funkcjonują poprawnie, wówczas występuje zgodność pomiędzy zaciskami PAO i PBO oraz PA2 i PB2. Ponadto, jeżeli tranzystory 7 i 9 działają prawidłowo, a uzwojenia A, B nie są rozłączone, również panuje zgodność pomiędzy zaciskami PA I i PBl oraz PAO i PBO. Porównania są realizowane w kroku czwartym.

Gdy nie ma zgodności pomiędzy odpowiednimi zaciskami, wówczas mikroprocesor realizuje krok piąty, polegający na spowodowaniu przez monitor 4 odbioru sygnałów błędu z mikroprocesora, by dać wskazanie błędu. Po stwierdzeniu w ramach kroku czwartego, że istnieje zgodność napięć na odpowiadających sobie zaciskach, mikroprocesor przechodzi do kroku szóstego, zakończonego zliczeniem przedziału czasowego T₂.

Następnie mikroprocesor realizuje krok siódmy, w ramach którego jest poinstruowany, by zmienić stany logiczne zacisków wyjściowych PAO do PAO - w wyniku czego tranzystory 6, 8 zostają wyłączone, tranzystory 7, 9 zaś włączone. Stany logiczne zacisków wyjściowych i wej-

Rys. 3.19. Wykres stanów logicznych dla układu z rys.

3.17

ściowych z uwzględnieniem poszczególnych przedziałów czasowych przedstawia rys. 3.19.

W tym samym czasie mikroprocesor inicjuje trzecie zliczanie czasu w ramach kroku ósmego, by zliczyć przedział czasowy 7\. Na końcu tego przedziału mikroprocesor przechodzi do kroku dziewiątego — porównania pomiędzy odpowiednimi zaciskami wyjściowymi i wejściowymi oraz skontrolowania przewodzenia tranzystorów 7 i 9, próby obwodu otwartego dla tranzystorów 6 i 8 oraz sprawdzenia cewek stojana A i B. W przypadku wykrycia wadliwego działania mikroprocesor wykonuje krok piąty — wskazania błędu; jeżeli zaś układ funkcjonuje prawidłowo, to realizuje krok dziesiąty — następne zliczanie w celu określenia przedziału czasowego T_Ą. Na zakończenie tego przedziału mikroprocesor wykonuje krok jedenasty — zmiany stanów logicznych zacisków wyjściowych PAO — PA 3 tak, by były one identyczne ze stanami logicznymi kroku drugiego.

Zespół tych stanów logicznych jest utrzymywany aż do chwili, gdy sygnał rozkazu napędu zostanie dostarczony ze źródła zewnętrznego.

Długość przedziałów czasowych T₃ i jest zbyt mała, by silnik skokowy miał w tym czasie wytworzyć moment obrotowy, zatem operacja sprawdzająca zostanie zakończona zanim silnik zdoła ruszyć. Klucz kasujący 15 umożliwia kontrolę podczas pracy silnika.