Laboratorium10 ZaawansowaneJednostkiTestoweOperacjeNaPlikachFunkcje

Laboratorium

Temat: Zaawansowane jednostki testowe. Operacje na plikach. Funkcje.

1. W języku VHDL zdefiniowano mechanizm odczytywania i zapisywania danych z i do plików.

Pliki te mogą być wykorzystywane do gromadzenia danych testowych lub do zapamiętywania
wyników procesu symulacji w celu ich dalszej analizy. Przydatne funkcje umieszczone są w
pakiecie textio biblioteki STD i pakiecie std_logic_textio biblioteki IEEE.

2. Odczyt z pliku. Aby odczytać dane testowe z pliku należy zdefiniować następujące obiekty:

a) uchwyt do pliku (ang. handle):

file in_file : text is in "plik_we.txt" –

co oznacza: obiekt

file

in_file

- uchwyt do wejściowego (

is in

) pliku tekstowego

(

:text

) o nazwie

plik_we.txt

b) linię:

variable in_line : line;

- zmienna

in_line

typu

line

Odczyt z pliku następuje dwuetapowo:

etap1: odczyt z pliku do linii

readline(in_file,in_line);

etap2: odczyt z linii do std_logic_vector

read(in_line, signal);

lub

hread(in_line, signal);

różnica pomiędzy read, a hread polega na tym, że hread odczytuje dane w notacji
hexadecymalnej (wartość „1” w tym przypadku zostanie zapisana do std_logic_vector jako
“0001” a „F” jako ”1111”)

3. Zapis do pliku. Przy zapisywaniu do pliku podobnie jak przy odczycie należy zdefiniować

uchwyt do pliku (tym razem wyjściowego -

is out

) oraz linię (zmienną typu line).

Zapis do pliku również odbywa się dwuetapowo, tzn:

etap1: zapis do linii,

write(out_line, signal);

etap2: zapis z linii do pliku,

writeline(out_file, out_line);

W przypadku zapisu do pliku istnieje konieczność konwersji typów.
Do plików tekstowych powinny być zapisywane wartości typu character lub string, a nie
std_logic czy std_logic_vector. W tym celu przed zapisaniem wartości sygnałów do linii poddaje
je się konwersji typów. Wygodnie jest zdefiniować funkcje konwersji:

funkcja conv_to_char (konwersja std_logic => character) :

Projektowanie układów VLSI

FUNCTION

conv_to_char (sig: std_logic)

RETURN

character

BEGIN

CASE

sig

WHEN

'1'

RETURN

'1';

WHEN

'0'

RETURN

'0';

WHEN

'Z'

RETURN

'Z';

WHEN

others

RETURN

'X';

END

CASE

;

END

conv_to_char;

funkcja conv_to_string (konwersja std_logic_vector => string) :

4. Przykładowa realizacja w języku VHDL

a) pliki.vhd:

Projektowanie układów VLSI

library

IEEE;

use

IEEE.std_logic_1164.

all

;

entity

pliki

port

(

a,b

std_logic_vector(7

downto

0);

x,z

out

std_logic_vector(7

downto

0);

clk

std_logic;

reset

std_logic

);

end

pliki;

architecture

pliki_a

pliki

signal

c,d : std_logic_vector(7

downto

0);

begin

rejestr:

process

(reset,clk)

begin

(reset = '0')

then

c <= (

others

=> '0');

d <= (

others

=> '0');

x <= (

others

=> '0');

z <= (

others

=> '0');

elsif

(clk'Event

and

clk='1')

then

c(7

downto

4) <= a (3

downto

0);

c(3

downto

0) <= a (7

downto

4);

d(7

downto

4) <= b (3

downto

0);

d(3

downto

0) <= b (7

downto

4);

x <= c;
z <= d;

end

;

end

process

rejestr;

end

pliki_a;

FUNCTION

conv_to_string (inp: std_logic_vector; length: integer)

RETURN

string

VARIABLE

s : string(1

length);

BEGIN

FOR

(length – 1)

LOOP

s(length-i) := conv_to_char(inp(i));

END

LOOP

;

RETURN

END

conv_to_string;

b) pliki_tb.vhd:

Projektowanie układów VLSI

library

std, ieee;

use

ieee.std_logic_1164.

all

;

use

std.textio.

all

;

use

ieee.std_logic_textio.

all

;

entity

tb_pliki

end

tb_pliki;

architecture

tb_pliki_a

tb_pliki

component

pliki

port

(

a,b

std_logic_vector(7

downto

0);

x,z

out

std_logic_vector(7

downto

0);

clk

std_logic;

reset

std_logic );

end

component

;

-------- definicja stałych czasowych ---------

constant

period

: time := 20 ns;

constant

p10

: time := period/10;

constant

edge

: time := period-p10;

-------- definicja sygnałów ---------

signal

s_a, s_b, s_x, s_z : std_logic_vector(7

downto

0);

signal

s_clk

: std_logic;

signal

s_reset

: std_logic;

signal

strobe

: std_logic;

begin

-------- „mapowanie” portów ---------

lut: pliki

port

map

( s_a, s_b, s_x, s_z, s_clk, s_reset);

-------- taktowanie układu – proces: „zegar” ---------

zegar :

process

begin

s_clk <= '0';

wait

for

period/2;

s_clk <= '1';

wait

for

period/2;

end

process

zegar;

-------- wczytywnie danych z pliku – proces: „input” ---------

input:

process

file

infile

:text

"wejscie";

variable

line_in

:line;

variable

bytes

:std_logic_vector(15

downto

0);

begin

s_reset <= '0';
s_a <= "00000000";
s_b <= "00000000";

wait

for

1.5 * period;

s_reset <= '1';

wait

for

1.5 * period;

wait

until

(s_clk'Event and s_clk='0');

wait

for

p10;

while

not

(endfile(infile))

loop

readline(infile, line_in);

hread(line_in, bytes);

s_a <= bytes(15

downto

8);

s_b <= bytes(7

downto

0);

wait

for

3*period;

end

loop

;

assert

false

severity

failure;

end

process

input;

Projektowanie układów VLSI

-------- opó

nienie sygnału strobuj

cego ---------

strobe <=

TRANSPORT

s_clk

AFTER

edge;

-------- zapis danych do pliku – proces: „output” --------

output:

PROCESS

(strobe)

variable

str

:string(1

40);

variable

lineout

:line;

variable

init_file

:std_logic := '1';

file

outfile

:text

out

"wyjscie";

-------- funkcja konwersji: std_logic => character --------

FUNCTION

conv_to_char (sig: std_logic)

RETURN

character

BEGIN

CASE

sig

WHEN

'1'

return

'1';

WHEN

'0'

return

'0';

WHEN

'Z'

return

'Z';

WHEN

others =>

return

'X';

END

CASE

;

END

conv_to_char;

-------- funkcja konwersji: std_logic_vector => string --------

FUNCTION

conv_to_string (inp: std_logic_vector; length: integer)

RETURN

string

VARIABLE

s : string(1

length);

BEGIN

FOR

(length-1)

LOOP

s(length-i) := conv_to_char(inp(i));

END

LOOP

;

RETURN

END

conv_to_string;

-------------------------------------

BEGIN

-------- nagłówek pliku wyj

ciowego (podział kolumn) --------

init_file = '1'

THEN

str:="clk ";