BRAMKI LOGICZNE (1) id 92815 Nieznany

ĆWICZENIE nr 1

PODSTAWOWE FUNKCJE

LOGICZNE

Politechnika Cz

stochowska

- 2 -

1.1 Cel

wiczenia:

Celem

ćwiczenia jest zapoznanie się z podstawowymi bramkami logicznymi.

ćwiczeniu należy wyznaczyć tablice przejść wszystkich badanych bramek

logicznych.

Druga cz

ęść ćwiczenia polega na złożeniu z dostępnych bramek prostego układu

logicznego i wyznaczenie dla niego tablicy przej

ść.

1.2 Wprowadzenie teoretyczne:

1.2.1 Poziomy logiczne.

Wszystkie układy standardu TTL zasilane s

ą napięciem o wartości +5V z

tolerancj

0,25 V. Przekroczenie podanego zakresu mo

że spowodować uszkodzenie

układu - za du

ża wartość napięcia, lub jego błędne działanie - za niska wartość napięcia.

Sygnały w technice cyfrowej przybieraj

ą jedną z dwóch dozwolonych wartości

napi

ęcia: 0 V (logiczne zero) lub +5 V (logiczna jedynka). Niewielkie odchylenia napięć

nie powoduj

ą błędów. W praktyce określa się dwa przedziały, w których mogą

znajdowa

ć się wartości napięć odpowiadające poziomom logicznym 0 i 1. Dla układów

scalonych serii UCY74 przedziały te s

ą następujące:

- warto

ść logiczna 0 - napięcia z zakresu -0.5 V

+0,8 V,

- warto

ść logiczna 1 - napięcia z zakresu +2 V

+5.5 V.

Doprowadzenie do wej

ść układów napięć innych niż podane wyżej powoduje

bł

ędne działanie lub uszkodzenie układu. Praktycznie w układach pojawiają się napięcia

w zakresach:

- warto

ść logiczna 0 - napięcia z zakresu 0 V

+0,4 V,

- warto

ść logiczna 1 - napięcia z zakresu +2.4 V

+5 V.

Dzi

ęki temu uzyskuje się większą odporność układów na zakłócenia i szumy.

1.2.2 Rodzaje bramek. Parametry elektryczne.

Głównym przeznaczeniem bramek logicznych jest realizacja układów

obliczaj

ących funkcje logiczne. Do podstawowych bramek logicznych należą trzy

bramki AND, OR i NOT. Za pomoc

ą tych trzech bramek można zbudować pozostałe

bramki pochodne oraz dowolny układ logiczny. Mimo tego produkuje si

ę znacznie

ęcej rodzajów bramek. Różnią się one między sobą liczbą wejść, realizowaną funkcją

i parametrami elektrycznymi.

Jednym z parametrów elektrycznych bramek jest obci

ążalność. Parametr ten mówi

nam o tym ile wej

ść może być wysterowanych przez jedno wyjście. Liczba ta wynika z

obci

ążalności prądowej wyjścia i prądów wejściowych. Typowa obciążalność jest równa

10.

Innym parametrem bramek jest czas propagacji bramki okre

ślający szybkość

działania bramki. Typowy czas opó

źnienia zbocza opadającego (przejście z 1 na 0)

wynosi 7 ns, za

ś zbocza narastającego (przejście z 0 na 1) - 11 ns. Wpływ szybkości

narastania i opadania zboczy sygnału steruj

ącego na pracę bramki występuje dlatego,

że przez pewien czas napięcie na wejściu ma nieokreślony poziom pośredni między 0 i
1. W tym czasie na wyj

ściu pojawi się również poziom nieokreślony, a nawet mogą

Politechnika Cz

stochowska

- 3 -

wyst

ąpić oscylacje. Dlatego też zaleca się, aby czasy narastania i opadania sygnałów

steruj

ących wejścia trwały krócej niż 1

Zasady ł

ączenia wejść i wyjść:

•

wej

ścia układów można łączyć bezpośrednio z wyjściami innych, przy czym

do jednego wyj

ścia można przyłączyć nie więcej jak 10 wejść,

•

wej

ścia układów można zwierać do masy i do +5V,

•

wej

ścia układów można łączyć ze sobą,

•

nie wolno ł

ączyć wyjść układów z +5V i masą,

•

nie wolno ł

ączyć wyjść układów ze sobą, chyba, że wyjścia są typu otwarty

kolektor lub trójstanowe.

•

wolne wej

ścia należy łączyć z masą lub +5V, tak aby nie zakłóciło to pracy

układu (nie wolno pozostawia

ć ich „w powietrzu” ze względu na wrażliwość

na zakłócenia).

1.2.3 Opisy poszczególnych bramek logicznych.

Inwerter - bramka ta odwraca sygnał podany na jej wej

ście. Symbol inwertera i

tablic

ę przejść pokazano poniżej. Jak można zauważyć, poziomy napięć na wyjściu i na

wej

ściu są zawsze odwrotne.

AND - jest to bramka, w której na jej wyj

ściu pojawia się logiczna 1 tylko wtedy,

gdy na wszystkich jej wej

ściach występują poziomy logiczne 1. Bramki wejściowe

AND mog

ą mieć dwa, trzy lub więcej wejść, zależnie od tego ile zmiennych

wej

ściowych ma być ze sobą skojarzonych przez tzw. iloczyn logiczny. Poniżej

przedstawiono symbole i tabele przej

ść dla dwuwejściowej i trójwejściowej bramki

AND.

Politechnika Cz

stochowska

- 4 -

NAND - bramka o funkcji odwrotnej ni

ż bramka AND. Bramkę tą można uważać

za szeregowe poł

ączenie bramki AND i Inwertera. Logiczna jedynka pojawia się na

wyj

ściu zawsze wtedy, gdy na którymkolwiek z wejść występuje logiczne zero.

Natomiast logiczne zero pojawi si

ę na wyjściu tylko wtedy, gdy na wszystkich

wej

ściach panuje logiczna jedynka. Poniżej przedstawiono symbole i tabele przejść dla

dwuwej

ściowej i trójwejściowej bramki NAND.

OR - jest to bramka sumy logicznej. Na jej wyj

ściu jedynka pojawia się wtedy,

gdy przynajmniej na jednym z wej

ść występuje logiczna jedynka. Zero na wyjściu

pojawi si

ę tylko w przypadku, gdy na wszystkich wejściach występuje zero. Symbol

bramki i tablic

ę przejść pokazano poniżej.

Politechnika Cz

stochowska

- 5 -

NOR - stanowi ona poł

ączenie bramki NOT z bramką OR. Na wyjściu tej bramki

logiczna jedynka pojawi si

ę tylko wówczas, gdy na wszystkich wejściach będą

wyst

ępować logiczne zera. W każdym innym przypadku na wyjściu tej bramki będzie

wyst

ępować logiczne zero. Symbol bramki i tablicę przejść pokazano poniżej.

EX-OR - Exclusive-OR. Bramka ta wykazuje nierówno

ść stanów logicznych

podanych na jej wej

ścia. Gdy na wejściach tej bramki panują różne stany logiczne (0 i 1,

1 i 0) to na jej wyj

ściu występuje logiczna jedynka.

EX-NOR - Exclusive-NOR. Bramka ta wykazuje równo

ść stanów logicznych

podanych na jej wej

ścia. Gdy na wejściach tej bramki panują jednakowe stany logiczne

(0 i 0, 1 i 1) to na jej wyj

ściu występuje logiczna jedynka.

Politechnika Cz

stochowska

- 6 -

1.3 Podstawowe prawa algebry Boole'a

Spo

śród wielu praw algebry Boole'a podstawowe znaczenie w zastosowaniu do

teorii układów cyfrowych maj

ą następujące cztery prawa:

- przemienno

ści

- ł

ączności

- rozdzielczo

ści

- De Morgana
Prawa te i odpowiadaj

ące im wyrażenia zestawiono w poniższej tablicy.

iloczyn logiczny

suma logiczna

prawo przemienno

ści

A*B = B*A

A+B = B+A

prawo ł

ączności

A*(B*C) = (A*B)*C

A+(B+C) = (A+B)+C

prawo rozdzielczo

ści

A*(B+C) = A*B+A*C

A+B*C = (A+B)*(A+C)

prawo De Morgana

* B

samo

ci podstawowe

A*0 = 0
A*1 = A
A*A = A

A+1 = 1
A+0 = A
A+A = A

samo

ci dodatkowe

A*(A+B) = A

)

(

)

(

A+A*B = A

)

(

Prawo przemienno

ci i prawo ł

czno

ci, a tak

e prawo rozdzielczo

ci mno

enia

wzgl

dem dodawania s

takie same jak w zwykłej algebrze. Natomiast prawo

rozdzielczo

ci dodawania wzgl

dem mno

enia i prawo De Morgana s

specyficznymi

prawami dwuelementowej algebry Boole'a.

Porównuj

c wzory z pierwszej i drugiej kolumny powy

szej tablicy mo

zauwa

charakterystyczn

dwoisto

ść

polegaj

na tym,

e ka

demu prawu

odnosz

cemu si

do działania dodawania odpowiada analogiczne prawo odnosz

ce si

do działania mno

enia. Z powy

szych zale

ci korzysta si

przy przekształcaniu

wyra

opisuj

cych zło

one funkcje o wielu zmiennych w celu otrzymania ich

liwie najprostszej postaci ko

cowej, a co za tym idzie, prostszej realizacji

układowej. Proces ten jest okre

lany jako

minimalizacja

funkcji logicznej.

1.4 Proces minimalizacji funkcji logicznej

Minimalizacja funkcji logicznej polega na takim przekształceniu postaci

kanonicznej funkcji logicznej, zgodnie z zasadami algebry Boole'a, aby uzyska

liwie najprostszy jej zapis. Im bardziej zło

ona jest funkcja logiczna, tym bardziej

rozbudowany jest system cyfrowy potrzebny do realizacji tej funkcji. Zatem ka

uproszczenie wyra

enia logicznego umo

liwia łatwiejsz

realizacj

układow

funkcji

przy u

yciu mniejszej liczby elementarnych bramek logicznych. Metody minimalizacji

funkcji logicznych mo

na podzieli

ogólnie na

algebraiczne i graficzne

Stosowanie metod algebraicznych z wykorzystaniem praw i to

samo

ci algebry

Boole'a ilustruj

nast

puj

ce, proste przykłady:

)

(

Politechnika Cz

stochowska

- 7 -

)

(

)

(

)

(

Pierwszy przykład jest bardzo prosty. Natomiast w drugim przypadku

dostrze

enie,

nie jest takie łatwe. W przypadku

zło

onych funkcji wielu zmiennych metoda kolejnych przekształce

algebraicznych

wyra

logicznych przy bezpo

rednim wykorzystaniu praw algebry Boole'a staje si

bardzo uci

ąż

liwa i nie zawsze w praktyce prowadzi do osi

gni

cia zamierzonego celu.

Prostota ko

cowej postaci otrzymanych funkcji zale

y w du

ej mierze od intuicji i

umiej

tno

ci projektanta, dlatego te

jest stosowana rzadko i tylko dla prostych funkcji.

Efektywniejsz

metod

minimalizacji jest jedna z metod graficznych -

metoda

Karnaugh'a

Tablica (mapa) Karnaugh'a jest uporz

dkowan

w specyficzny sposób postaci

zapisu tablicy warto

ci funkcji logicznej. Korzysta si

z niej w procesie minimalizacji

funkcji logicznych. Tablica ta ma struktur

prostok

, zło

z elementarnych pól.

de pole reprezentuje iloczyn pełny w odniesieniu do zmiennych wej

ciowych, czyli

zmiennych niezale

nych danej funkcji. Zatem tablica ta obejmuje wszystkie mo

liwe

kombinacje warto

ci argumentów. Na marginesach tablicy wpisuje si

w okre

lonym

porz

dku (wg kodu Gray'a) warto

ci argumentów. Przy parzystej liczbie argumentów

połowa z nich umieszczona jest na marginesie poziomym, a druga połowa - na
marginesie pionowym.

Przy nieparzystej liczbie argumentów wpisuje si

na jednym marginesie o jeden

argument wi

cej ni

na drugim. Uło

enie tablicy Karnaugh'a polega na takim

zgrupowaniu wszystkich kombinacji warto

ci argumentów, aby zawsze przy przej

ciu z

danego pola do pola s

siedniego zmieniała si

warto

ść

tylko jednego argumentu. Zasada

siedztwa obowi

zuje równie

dla pól le

żą

cych przy kraw

dzi tablicy.

Poni

ej przedstawione s

tablice dla funkcji dwóch, trzech i czterech zmiennych

wej

ciowych. Warto

ci argumentów zanegowanych s

opisane cyfr

0, a

niezanegowanych - cyfr

Tabela Karnaugh'a funkcji dwóch zmiennych

Tabela Karnaugh'a funkcji trzech zmiennych

ABC

Politechnika Cz

stochowska

- 8 -

Tabela Karnaugh'a funkcji czterech zmiennych

CD
AB

BCD

ABCD

ABC

Nast

pny rysunek ilustruje prosty przykład stosowania tablicy Karnaugh'a do

minimalizacji funkcji opisanej wyra

eniem:

BCD

Funkcj

logiczn

sum

iloczynów jej argumentów (z negacj

lub bez)

oznacza si

przypisuj

c cyfr

1 ka

demu polu, w którym wyst

puje składnik

analizowanej funkcji. Pola nieopisane pozostawia si

puste lub oznacza cyfr

Przykład zastosowania tablicy Karnaugh'a do funkcji czterech zmiennych

CD
AB

Minimalizacja funkcji logicznej polega na ł

czeniu s

siednich pól oznaczonych

cyfr

1 w odpowiednie grupy zło

one z dwóch, czterech, o

miu itd. pól, które wyró

nia

obwiedni

. Nale

y przy tym pami

e pola na brzegach tablicy równie

siaduj

ze sob

. Istnienie s

siaduj

cych pól oznaczonych 1 wskazuje mo

liwo

ść

wyeliminowania niektórych zmiennych. Na przykład zmienna C mo

e zosta

wyeliminowana w grupie:

)

(

Post

puj

c w podobny sposób ze składnikami grupy czteropolowej

BCD

podane wyra

enie funkcyjne mo

na ostatecznie sprowadzi

do prostej postaci:

W niektórych przypadkach proces minimalizacji funkcji przebiega łatwiej, gdy

grupuje

zera,

czyli

okre

funkcj

dopełnieniem

wyra

enia

reprezentowanego przez jedynki. Gdy liczba zmiennych przewy

sza pi

ęć

, metoda

Karnaugh'a staje si

uci

ąż

liwa i wówczas niekiedy dogodniej stosowa

inne metody

minimalizacyjne, np. Quine'a-Mc Cluskey'a, lub o wiele wydajniejsze metody
numeryczne poszukiwania rozwi

minimalnych za pomoc

komputera.

1.5 Pytania sprawdzaj

ce:

1) Poda

warto

ci poziomów logicznych stosowanych w technice cyfrowej.

Poda

przedziały w jakich zawieraj

poziomy logiczne 1 i 0.

2) Wyja

poj

cie obci

ąż

alno

ci wyj

cia bramki.

3) Poda

podstawowe zasady ł

czenia wej

ść

i wyj

ść

bramek.

4) Wymieni

poznane bramki i poda

ich tablice przej

ść

Politechnika Cz

stochowska

- 9 -

5) Poda

podstawowe prawa logiki stosowane przy projektowaniu układów

kombinacyjnych.

6) Poda

wzory De Morgan'a.

7) Czym jest proces minimalizacji funkcji logicznej? Poda

cel i sposoby.

8) Do czego słu

żą

siatki Karnaugh'a? Omówi

sposób ich wykorzystywania przy

minimalizacji

funkcji

konkretnym

przykładzie

podanym

przez

prowadz

cego.

1.6 Przebieg

wiczenia:

Przyst

puj

c do

wiczenia nale

y nało

odpowiedni

płyt

czołow

na układ

uniwersalny. Przed zał

czeniem zasilania układu nale

y, na przeł

cznikach S3, ustawi

numer

wiczenia - 0. Przeł

czniki te powinny by

ustawione zgodnie z opisem na płycie

czołowej zamieszczonym obok nich. Po ustawieniu numeru

wiczenia mo

emy

zał

czy

zasilanie układu.

Stanowisko do

wiczenia wyposa

one zostało w kilka wybranych bramek

logicznych. Wej

cia i wyj

cia bramek zostały wyprowadzone na listwy krosuj

ce.

Ponadto wszystkie wyj

cia bramek zostały poł

czone z diodami LED w celu

monitorowania ich stanów. W górnej cz

ęś

ci układu dost

pne s

gniazda oznaczone 1

(stany wysokie) i 0 (stany niskie), z których za pomoc

przewodów zadajemy sygnały na

wej

cia bramek. Stany wyj

ść

obserwujemy na odpowiadaj

cych diodach LED (wg opisu

na płycie czołowej).

W trakcie

wiczenia nale

y zbada

wybrane bramki logiczne podaj

c na ich

wej

cia wszystkie mo

liwe kombinacje stanów logicznych, obserwuj

c jednocze

nie

stany wyj

ść

na diodach LED. Wyniki nale

y wpisa

do podanych poni

ej tabel.

inwerter NOT

bramki dwuwej

ciowe AND, NAND, NOR, OR, XNOR.

Politechnika Cz

stochowska

- 10 -

bramka trójwej

ciowa NAND

Druga cz

ęść

wiczenia polega na zło

eniu, z dost

pnych w

wiczeniu bramek,

układu kombinacyjnego realizuj

cego funkcj

logiczn

podan

przez prowadz

cego.

W czasie wykonywania

wiczenia nale

y, podaj

c na wej

cia układu wszystkie mo

liwe

kombinacje stanów logicznych, zbada

odpowiadaj

ce im stany wyj

ść

wpisuj

c wyniki

do tabeli.

W trakcie wykonywania

wiczenia nale

y wykona

trzy układy kombinacyjne,

które b

realizowały funkcje logiczne podane przez prowadz

cego. W czasie

wykonywania

wiczenia nale

y zbada

stany wszystkich wej

ść

- wyj

ść

wpisuj

c wyniki

do tabeli. Tabela ta b

dzie słu

do porównania funkcji logicznych podanej w postaci

nie zminimalizowanej z postaci

zminimalizowan

wyprowadzon

przez

wicz

cego

podczas opracowywania sprawozdania.

1.7 Opracowanie

wiczenia:

1) Porówna

otrzymane tablice przej

ść

poszczególnych bramek z podanymi w cz

ęś

teoretycznej.

2) Wyznaczy

tablic

przej

ść

układu wykonanego w drugiej cz

ęś

wiczenia i

porówna

z tablic

otrzyman

eksperymentalnie.

3) Zaproponowa

układ realizuj

cy funkcj

NAND, NOR, EXOR zło

ony z bramek

podstawowych AND, OR i NOT.

4) Na podstawie wyników przeprowadzi

minimalizacj

funkcji podanych podczas

zaj

ęć

. Porówna

tabel

stanów tych funkcji. Poda

wnioski.

5) Okre

przydatno

ść

podanych metod minimalizacji funkcji logicznej w

opracowywaniu podanych funkcji.

ĆWICZENIE nr 2

PRZERZUTNIKI

Politechnika Cz

stochowska

- 2 -

1.1 Cel

wiczenia:

Celem

ćwiczenia jest zapoznanie się z drugą podstawową rodziną elementów

techniki cyfrowej – przerzutnikami, poznanie ich rodzajów, budowy, działania oraz
zastosowania.

1.2 Wprowadzenie teoretyczne:

1.2.1 Wst

W odró

żnieniu od bramek logicznych przerzutniki są elementami, które cechuje

pami

ęć. Doprowadzenie do przerzutnika nawet bardzo krótkiego impulsu sygnałowego

powoduje zmian

ę stanu przerzutnika i tym samym zapamiętanie impulsu. Przerzutnik

że zapamiętać jeden stan jednego sygnału (zarejestrować jedno zdarzenie). Inaczej

mówi

ąc przerzutnik może zapamiętać jeden bit informacji.

Opis działania przerzutnika podaje si

ę najczęściej - ze względu na krótki i

przejrzysty zapis - w postaci tablic. W tablicy takiej wyszczególnione s

ą wszystkie

wej

ścia i wyjścia przerzutnika oraz wszystkie kombinacje stanów wejść z

odpowiadaj

ącymi im stanami wyjść.

ększość przerzutników (za wyjątkiem przerzutnika prostego RS) posiada

wej

ście zegarowe (taktujące). Rodzaj sterowania tym wejściem (zależy od konstrukcji

przerzutnika) jest oznaczony na symbolu przerzutnika. Przerzutniki mog

ą być sterowane

poziomem lub zboczem. Wej

ście bez oznaczeń wskazuje na przerzutnik sterowany

poziomem wysokim „1”, natomiast przerzutnik sterowany poziomem niskim „0” ma
wej

ście zegarowe poprzedzone kółeczkiem (symbolem negacji). Wejścia zegarowe

przerzutników sterowanych zboczem oznacza si

ę małym trójkącikiem - sterowane

zboczem narastaj

ącym, lub trójkącikiem z symbolem negacji (kółeczkiem) - sterowane

zboczem opadaj

ącym.

1.2.2 Budowa przerzutników.

Przerzutnik prosty RS. Przerzutnik taki posiada dwa wej

ścia: S (Set) -

ustawiaj

ące i R (Reset) - kasujące oraz dwa wyjścia komplementarne Q i Q . Po

podaniu aktywnego sygnału wej

ściowego na wejście S ustawiamy na wyjściu Q poziom

wysoki (ustawianie przerzutnika). Po podaniu sygnału na wej

ście R ustawiamy na

wyj

ściu Q poziom niski (kasowanie przerzutnika). Na wyjściu Q panuje zawsze stan

przeciwny do stanu na wyj

ściu Q. Przerzutnik ten można zbudować zarówno z bramek

NOR jak i z bramek NAND. W zale

żności od rodzaju wykonania nieco różne jest jego

działanie - jednak podstawowe zale

żności takie same.

Przerzutnik RS z bramek NOR.

Politechnika Cz

stochowska

- 3 -

-1

Podanie dwóch zer na wej

ścia przerzutnika pozostawia go w stanie początkowym,

podanie jedynki na wej

ście S i zera na wejście R powoduje ustawienie przerzutnika,

podanie zera na wej

ście S i jedynki na wejście R zeruje przerzutnik. Zabronioną

kombinacj

ą (oznacza ona nie zanegowany wzajemnie stan wyjść) dla przerzutnika RS

zbudowanego z bramek NOR jest podanie dwóch jedynek na wej

ścia.

Przerzutnik RS z bramek NAND.

-1

Ustawienie przerzutnika zbudowanego z bramek NAND nast

ępuje po podaniu

zera na wej

ście S i jedynki na wejście R . Skasowanie natomiast przez odwrotne

podanie sygnałów. Podanie dwóch jedynek pozostawia przerzutnik w stanie
pocz

ątkowym. Kombinacją zabronioną dla tego przerzutnika jest podanie dwóch zer na

wej

ścia.

Przerzutnik RS z wej

ściem taktującym. W odróżnieniu od zwykłego

przerzutnika RS, przerzutnik z wej

ściem taktującym ma trzy wejścia sterujące: R, S oraz

C (Clock) - wej

ście taktujące (zegarowe). Przez doprowadzanie sygnałów do wejść R i

S mo

żna dowolnie ustawiać stany wyjść, ale tylko w tych momentach czasowych, w

których na wej

ściu C panuje stan wysoki. Dzięki takiemu rozwiązaniu w większych

systemach cyfrowych mo

żliwe jest wcześniejsze przygotowanie odpowiednich

sygnałów steruj

ących na wejściach poszczególnych stopni układu, a ustawienie

sygnałów na wyj

ściach następuje po pojawieniu się sygnału taktującego - równocześnie

na wszystkich przerzutnikach. Wej

ścia R i S nazywa się wejściami przygotowującymi.

Wyst

ępuje tutaj również zabroniona kombinacja wejść w postaci dwóch jedynek na

wej

ściach R i S.

S’

R’

-1

Politechnika Cz

stochowska

- 4 -

Przerzutnik D. Przerzutnik D jest rozszerzon

ą wersją przerzutnika RS.

Wyst

ępuje w nim tylko jedno wejście ustawiające (D) oraz wejście taktujące (C)

(niektóre wersje posiadaj

ą dodatkowe wejścia R i S). W przerzutniku RS z wejściem

taktuj

ącym może wystąpić taka kombinacja sygnałów (C=R=S=1), przy której stan

wyj

ść jest zabroniony lub nieokreślony. Zostało to wyeliminowane w standardowym

przerzutniku D (posiadaj

ącym jedynie wejścia D i C), dzięki zastosowaniu inwertera

przed jedn

ą z bramek wejściowych. Ponadto przerzutnik D może być tak wykonywany,

że tylko zbocze narastające powoduje zmianę sygnału na wyjściu przerzutnika. Unika
si

ę dzięki temu ewentualnych zakłóceń, związanych ze zmianą stanu wejścia D podczas

trwania impulsu zegarowego.

-1

Przerzutnik JK. Przerzutnik JK jest elementem bardziej uniwersalnym ni

przerzutnik D. Posiada on dwa wej

ścia informacyjne J i K, na których dozwolone są

wszystkie kombinacje sygnałów. Wej

ścia te pozwalają na oddziaływanie na stan wyjść

przerzutnika, wej

ście J odpowiada wejściu S (Set) i służy do ustawienia przerzutnika,

natomiast wej

ście K służy do kasowania przerzutnika (równoznaczne z wejściem R

(Reset)). Ustawianie i kasowanie przerzutnika odbywa si

ę w chwili, gdy na wejściu

zegarowym pojawi si

ę opadające zbocze sygnału.

Przerzutnik JK Master Slave (JK-MS). Przerzutnik JK-MS jest przerzutnikiem

dwutaktowym. Oznacza to,

że do ustawienia przerzutnika potrzebne są dwa kolejne

zbocza impulsu zegarowego C (czyli pojedynczy impuls prostok

ątny). Przerzutnik ten

składa si

ę z dwóch połączonych szeregowo przerzutników RS przełączanych zboczami.

Pierwszy z nich nazywa si

ę Master, drugi Slave. Działa on w ten sposób, że w czasie

pierwszego zbocza narastaj

ącego są próbkowane stany wejść J i K, drugie natomiast

zbocze (opadaj

ące) powoduje zgodnie z tablicą działania zmianę stanu przerzutnika.

Tabela stanów dla tego przerzutnika jest identyczna jak dla poprzedniego.

(S)

(R)

Politechnika Cz

stochowska

- 5 -

Master

Slave

Przerzutnik T. Je

żeli połączymy wejścia J i K przerzutnika JK-MS razem w

jedno wej

ście, to powstanie nam przerzutnik T mający wejście informacyjne T oraz

taktuj

ące C. Jeżeli na wejściu T jest przygotowany stan 1, to po każdym impulsie

taktuj

ącym stan przerzutnika zmienia się na przeciwny. W takim układzie przerzutnik T

pracuje jako dzielnik cz

ęstotliwości przez 2. Przy T=0 przerzutnik nie zmienia swego

stanu - wyst

ępuje blokada stanów wyjściowych.

1.2.3 Modyfikowanie przerzutników.

Realizacja przerzutnika D z przerzutnika JK. W łatwy sposób mo

żna otrzymać

przerzutnik D z przerzutnika JK poprzez poł

ączenie wejścia K przez inwerter z

wej

ściem J. Otrzymane jedno wejście odpowiadać będzie wejściu D przerzutnika D.

Wej

ście zegarowe pozostaje wejściem zegarowym.

Przerzutnik T z przerzutnika D. Otrzymanie przerzutnika T z przerzutnika D

sprowadza si

ę praktycznie do przyłączenia wejścia D przerzutnika D do Q i traktowania

wej

ścia zegarowego jako wejście T.

"1"

1.2.4 Zastosowania przerzutników.

Zastosowania przerzutników s

ą bardzo szerokie. Wykorzystuje się je przede

wszystkim do budowy liczników, rejestrów przesuwaj

ących, układów sterowania

wska

źników alfanumerycznych i innych układów sekwencyjnych. Z takimi układami

zapoznamy si

ę podczas wykonywania kilku następnych ćwiczeń laboratoryjnych.

W podrozdziale tym przedstawiono natomiast kilka prostych i praktycznych zastosowa

przerzutników.

Politechnika Cz

stochowska

- 6 -

Układ formowania impulsów z zestyków.
Przeł

ączenie przełącznika powoduje powstawanie kilku, bardzo krótkich

impulsów zamiast jednego. Jest to spowodowane drganiami kontaktów dociskanych
przez spr

ężyny. Ponieważ cyfrowe układy scalone reagują nawet na bardzo krótkie (5

ns) impulsy, drgania styków gro

żą zakłóceniami. Zastosowanie prostego przerzutnika

RS, który ustawia si

ę w określonym stanie już przy pierwszym impulsie

doprowadzonym z przeł

ącznika, uniemożliwia powstanie zakłóceń.

+5V

2,2k

Ω

2,2k

Ω

Układ wykrywaj

ący, który z dwóch impulsów A i B pojawił się pierwszy.

Przy u

życiu dwóch przerzutników można zbudować układ wykrywający, który z

dwóch impulsów A i B pojawia si

ę pierwszy. Pojawienie się poziomu logicznego 1 na

jednym z wyj

ść Q1 lub Q2 wskazuje, który impuls pojawił się pierwszy. Jednocześnie

blokowany jest drugi z układów poprzez podanie na wej

ście D przerzutnika poziomu

logicznego 0 z wyj

ścia Q. W przypadku jednoczesności pojawienia się impulsów A i B

na obu wyj

ściach Q1 i Q2 ustawia się poziom 1. Klucz K służy do kasowania układu.

+5V

A pierwszy

B pierwszy

Ω

Dzielnik cz

ęstotliwości przez 2.

W układzie tym zastosowano przerzutnik D. Sterowanie wej

ścia D z wyjścia

zanegowanego Q powoduje,

że przy każdym zboczu dodatnim sygnału zegarowego

przerzutnik zmienia swój stan na przeciwny. Wynika st

ąd, że częstotliwość sygnału

wyj

ściowego f

jest dwa razy mniejsza ni

ż częstotliwość sygnału wejściowego f

ącząc kaskadowo n przerzutników otrzymuje się stosunek podziału częstotliwości

równy 2

Politechnika Cz

stochowska

- 7 -

fwe

= 1/2 fwe

Układ podwajania cz

ęstotliwości.

Przy u

życiu tego samego przerzutnika D można zbudować układ pełniący funkcję

odwrotn

ą do poprzedniego. Poniżej przedstawiono schemat układu, na którego wyjściu

pojawia si

ę sygnał o częstotliwości dwa razy większej niż częstotliwość wejściowa.

Układ działa w ten sposób,

że generuje na wyjściu impuls prostokątny w odpowiedzi

na ka

żde (narastające i opadające) zbocze sygnału wejściowego.

fwe

= 2 X f we

1.3 Pytania sprawdzaj

ce:

1) Co to jest stan zabroniony wej

ść przerzutnika ?

2) Poda

ć różnice między przerzutnikami RS zbudowanymi z bramek NAND i

NOR.

3) Omówi

ć rodzaje sterowania wejściami zegarowymi przerzutników.

4) Wyja

śnić różnicę w działaniu przerzutnika RS z wejściem zegarowym

sterowanym poziomem a przerzutnikiem RS z wej

ściem zegarowym

sterowanym zboczem.

5) Poda

ć jak zbudować przerzutnik D z przerzutnika RS i JK.

6) Narysowa

ć układ dzielnika częstotliwości przez 2 z przerzutników D, T i JK.

7) Omówi

ć różnice między działaniem przerzutników JK i JK-MS.

1.4 Przebieg

wiczenia:

Stanowisko do

ćwiczenia zostało podzielone na dwie części i wyposażone w kilka

podstawowych przerzutników. W pierwszej cz

ęści mamy do dyspozycji: dwa proste

przerzutniki RS (jeden zbudowany z bramek NAND, drugi z bramek NOR) i dwa
przerzutniki RS z wej

ściami zegarowymi (wejście sterowane poziomem i wejście

sterowane zboczem). W cz

ęści drugiej przerzutniki D, T, JK, JK-MS. Przełączanie

ędzy obydwoma częściami układami odbywa się poprzez wciskanie przycisku

GRUPA.

Wej

ścia i wyjścia przerzutników zostały wyprowadzone na zaciski krosujące

zgodnie z opisem i rysunkiem na płycie czołowej na płycie czołowej. Ponadto wszystkie
wyj

ścia przerzutników zostały połączone z odpowiednimi diodami LED w celu

monitorowania ich stanów. W górnej cz

ęści układu dostępne są gniazda oznaczone 1

(stany wysokie) i 0 (stany niskie), z których za pomoc

ą przewodów zadajemy sygnały

Politechnika Cz

stochowska

- 8 -

na wej

ścia ustawiające przerzutników. W dolnym prawym rogu mamy dostępne wyjście

oznaczone TAKT. Słu

ży ono do zadawania impulsów taktujących na wejścia zegarowe

przerzutników. Impulsy pojawiaj

ące się na tym wyjściu podajemy przełącznikiem

oznaczonym TAKT. Poziom impulsu monitoruje dioda 12.

Przyst

ępując do ćwiczenia należy nałożyć odpowiednią płytę czołową na układ

uniwersalny. Przed zał

ączeniem zasilania układu ustawiamy, na przełącznikach S3,

numer

ćwiczenia. Przełączniki te powinny być ustawione zgodnie z opisem na płycie

czołowej zamieszczonym obok nich. Po zał

ączeniu zasilania wyświetlacz pokazuje

cyfr

ę 0. Oznacza to gotowość do pracy pierwszej części ćwiczenia (przerzutniki RS).

Przyst

ępujemy do pierwszej części ćwiczenia - badanie przerzutników RS.

Sprawdzamy kolejno dwa proste przerzutniki RS podaj

ąc na ich wejścia możliwe

kombinacje stanów logicznych i obserwuj

ąc stany wyjść pokazywane przez

odpowiednie diody LED. Wyniki wpisujemy do podanych poni

żej tabel.

Prosty przerzutnik RS

W dalszej kolejno

ści sprawdzamy przerzutnik RS z wejściem zegarowym

sterowanym poziomem. Podajemy na wej

ście zegarowe poziom 0, a na wejścia

ustawiaj

ące możliwe kombinacje poziomów logicznych. Działanie przerzutnika

obserwujemy na odpowiednich diodach LED i zapisujemy do poni

ższej tabeli.

Nast

ępnie na wejście zegarowe podajemy poziom 1 i obserwujemy reakcje przerzutnika

dla wszystkich kombinacji wej

ść. Wyniki wpisujemy do tabeli.

Nast

ępnie sprawdzamy działanie przerzutnika RS z wejściem zegarowym

sterowanym zboczem. Przeł

ącznik TAKT ustawiamy w pozycji dolnej (0). Łączymy

przewodem wyj

ście TAKT z wejściem zegarowym przerzutnika. Ustawiając kolejno na

wej

ściach wszystkie możliwe kombinacje stanów logicznych, podajemy pełny impuls

taktuj

ący (przełączamy przełącznik TAKT w pozycję górną - zbocze narastające - i

ponownie w pozycje doln

ą - zbocze opadające) obserwując jednocześnie stany wyjść

na monitoruj

ących wyjścia diodach LED. Wpisujemy do poniższej tabeli stany wyjść

przerzutnika - zarówno po zboczu narastaj

ącym (01) jak i opadającym (10).

Politechnika Cz

stochowska

- 9 -

Przechodzimy do drugiej cz

ęści ćwiczenia badanie przerzutników D, T, T, JK,

JK-MS. W tym celu nale

ży przełączyć układ na drugą część ćwiczenia - przyciskiem

UKŁAD. Po przyci

śnięciu przycisku na wyświetlaczu pojawia się 1. Oznacza to

gotowo

ść drugiej części ćwiczenia do pracy. Na wejścia zegarowe wszystkich

dost

ępnych w tej części ćwiczenia przerzutników będziemy podawali impulsy z wyjścia

TAKT ł

ącząc to wyjście kolejno z każdym z wejść zegarowych i podając impulsy

z przeł

ącznika.

Zaczynamy od przerzutnika D. Na wej

ście ustawiające D podajemy stan 0.

Podajemy dwa pełne impulsy na wej

ście zegarowe. Stany wyjść (diody LED) -po

żdym zboczu- wpisujemy do tabeli. Na wejście ustawiającym D podajemy stan 1 i

ponownie dwa pełne impulsy na wej

ście zegarowe wpisując wyniki do tabeli.

Badanie pierwszego przerzutnika T. Podobnie jak przy przerzutniku D na wej

ście

ustawiaj

ące T podajemy stan 0. Podajemy dwa pełne impulsy na wejście zegarowe.

Stany wyj

ść (diody LED) -po każdym zboczu- wpisujemy do tabeli. Następnie na

wej

ście ustawiającym T podajemy stan 1 i trzy pełne impulsy na wejście zegarowe

wpisuj

ąc wyniki do tabeli.

Identycznie post

ępujemy podczas badania drugiego przerzutnika T.

Wyniki z obu bada

ń wpisujemy do dwóch identycznych tabel podanych poniżej.

Politechnika Cz

stochowska

- 10 -

Badanie przerzutnika JK. Na wej

ścia przerzutnika podajemy kolejno sygnały

zgodnie z poni

ższą tabelą, natomiast na wejście zegarowe dwa kolejne zbocza pełnego

impulsu zegarowego. Przy ustawieniu wej

ść J=1 K=1 podajemy kolejno trzy pełne

impulsy na wej

ście zegarowe. Wyniki badania (stany wyjść) wpisujemy do poniższej

tabeli.

Badanie przerzutnika JK-MS. Na wej

ścia przerzutnika podajemy kolejno sygnały

zgodnie z poni

ższą tabelą, natomiast na wejście zegarowe dwa kolejne zbocza pełnego

impulsu zegarowego. Przy badaniu tego przerzutnika zwracamy szczególn

ą uwagę

na stany wyj

ść z przerzutnika Master -diody LED 10 i 11. Przy ustawieniu wejść J=1

K=1 podajemy kolejno trzy pełne impulsy na wej

ście zegarowe. Wyniki badania

wpisujemy do poni

ższej tabeli.

Q’

Q ’

Politechnika Cz

stochowska

- 11 -

1.5 Opracowanie

wiczenia:

1) Okre

ślić który z prostych przerzutników RS zbudowany jest z bramek NAND,

a który z bramek NOR - wyja

śnić różnicę w tabeli przejść przerzutnika.

2) Na podstawie bada

ń wyjaśnić różnice między obydwoma przerzutnikami RS

z wej

ściami C.

3) Wyja

śnić dlaczego w badanych przerzutnikach synchronicznych RS nie

wyst

ąpił stan zabroniony.

4) Na podstawie tabel przej

ść omówić różnice pomiędzy dwoma kolejnymi

przerzutnikami T.

5) Odpowiedzie

ć na pytanie czym różnią się oba dostępne przerzutniki T.

6) Na podstawie tabeli przej

ść wyjaśnić działanie przerzutnika JK-MS.

ĆWICZENIE nr 3

LICZNIKI I REJESTRY

Politechnika Cz

ęstochowska

- 2 -

1.1 Cel ćwiczenia.

Celem

ćwiczenia jest praktyczne poznanie układów liczników oraz rejestrów

zbudowanych przy pomocy prostych układów cyfrowych.

1.2 Wprowadzenie.

Liczniki s

ą, obok rejestrów, typowymi układami funkcjonalnymi stosowanymi

powszechnie w ró

żnego rodzaju układach cyfrowych i służą do zliczania impulsów i

pami

ętania ich liczby. Podstawowym elementem licznika jest przerzutnik z wejściem

zegarowym (bez wej

ść programujących), który dzieli przez 2 częstotliwość impulsów

podawanych na to wej

ście. W praktyce otrzymuje się go z przerzutników typu D lub JK,

poł

ączonych tak jak na Rys. 1.

Na Rys. 2. przedstawiono ogólny schemat blokowy licznika impulsów. Impulsy

zliczane podawane s

ą na wejście zliczające licznika. Oprócz wejścia dla impulsów

zliczanych, licznik ma zazwyczaj ustawiaj

ące jego stan początkowy. Ustawianie

wszystkich przerzutników wchodz

ących w skład licznika, niezależnie od ich aktualnych

stanów, w stan 0 nazywa si

ę zerowaniem. Stan licznika (jego zawartość) określony jest

poprzez poziomy sygnałów poszczególnych jego stopni.

Licznik ma okre

śloną pojemność n, zwaną też cyklem pracy licznika; oznacza to, że

żdy stan licznika powtarza się po n impulsach wejściowych. Licznik taki nazywa się

licznikiem modulo n. Pojemno

ść licznika jest wyznaczona liczbą wszystkich możliwych

stanów poszczególnych stopni (przerzutników).

Liczb

ę k nazywa się długością licznika. W celu umożliwienia łatwego

przekształcenia ró

żnych kombinacji sygnałów wyjściowych na liczby dziesiętne,

Rys. 1. Układy przerzutników D i JK.

Wej

ście zliczające

(szeregowe)

Wej

ście ustawiające

(zeruj

ące)

Licznik

Wyj

ścia równoległe

Rys. 2 Schemat blokowy licznika.

Politechnika Cz

ęstochowska

- 3 -

poszczególnym stopniom licznika przyporz

ądkowuje się określone wagi i tak np. licznik

zło

żony z czterech stopni posiada kolejno wagi 1, 2, 4, 8.

Liczniki o pojemno

ściach

żna łączyć ze sobą otrzymując licznik

o pojemno

ści

żeli wszystkie człony składowe licznika mają pojemność równą 2, to cały licznik

jest nazywany dwójkowym o pojemno

ści

; je

żeli zaś wszystkie człony składowe

licznika maj

ą pojemność równą 10 to, cały licznik jest nazywany dekadowym, a jego

pojemno

ść wynosi

W pewnych przypadkach potrzebne s

ą liczniki o zmiennej pojemności, zwane też

licznikami o programowanej pojemno

ści. Zmianę pojemności licznika realizuje się

dwoma sposobami. Pierwszy polega na zmianie struktury logicznej układu w funkcji
sygnałów steruj

ących pojemnością licznika, zaś drugi sposób - na zmianie stanu

pocz

ątkowego, od którego licznik rozpoczyna zliczanie impulsów po kolejnym

napełnieniu si

ę.

Licznik, którego zawarto

ść zwiększa się pod wpływem impulsów podawanych na

wej

ście zegarowe jednego (zazwyczaj pierwszego) przerzutnika, nazywa się licznikiem

asynchronicznym. Natomiast licznik, w którym impulsy zliczane podawane s

ą na

wej

ścia zegarowe wszystkich jego przerzutników nazywa się licznikiem

synchronicznym.

Z kolei licznik, w którym impulsy zliczane podawane s

ą na wejścia zegarowe

niektórych przerzutników nazywa si

ę licznikiem asynchroniczno-synchronicznym.

Licznik, którego zawarto

ść wzrasta w trakcie liczenia kolejnych impulsów nazywa się

licznikiem zliczaj

ącym w przód (ang. Count Up), jeśli natomiast zawartość licznika

maleje - licznikiem zliczaj

ącym wstecz (ang. Count Down). Obydwa te liczniki określa

ę jako liczniki jednokierunkowe. Dwukierunkowym lub rewersyjnym (nawrotnym)

jest licznik zliczaj

ący zarówno w przód jak i wstecz.

Podstawowymi parametrami liczników s

ą: szybkość działania i czas ustalania się ich

zawarto

ści. Szybkość działania licznika określa maksymalna dopuszczalna

ęstotliwość impulsów zliczanych, zaś czas ustalania się jego zawartości jest czasem

upływaj

ącym pomiędzy chwilą pojawienia się impulsu wejściowego, a ustaleniem się

zawarto

ści licznika, odpowiadającej danemu przypadkowi.

Maksymalny czas ustalania zawarto

ści licznika asynchronicznego jest sumą czasów

propagacji wszystkich przerzutników, za

ś w liczniku synchronicznym równy jest sumie

czasu propagacji 1 przerzutnika i czasów propagacji sygnału przez układy kombinacyjne
realizuj

ące zbiór funkcji przełączających, określonych mianem przeniesień.

Licznik synchroniczny zawieraj

ący układ kombinacyjny wytwarzający odpowiednie

przeniesienia dla wej

ść informacyjnych przerzutników w sposób równoległy nazywa się

licznikiem synchronicznym z przeniesieniem równoległym za

ś licznik z układem

kombinacyjnym szeregowym nazywa si

ę licznikiem synchronicznym z przeniesieniem

szeregowym.

Liczniki oprócz wej

ścia zliczającego i zerującego mogą mieć również wejścia

równoległe, słu

żące do wpisywania do nich dowolnej zawartości początkowej.

Wpisywanie równoległe mo

że odbywać się niezależnie od zliczania - jest to tzw.

wpisywanie asynchroniczne; wpisywanie odbywaj

ące się zgodnie z impulsami

taktuj

ącymi licznik nazywa się wpisywaniem szeregowym.

Politechnika Cz

ęstochowska

- 4 -

Rejestrem nazywamy układ cyfrowy słu

żący do przechowywania (pamiętania)

informacji. Ze wzgl

ędu na rodzaj działania, rejestry dzielą się na pamiętające,

przesuwaj

ące i liczące. rejestr pamiętający służy tylko do pamiętania określonej liczby

bitów informacji. Rejestr przesuwaj

ący jest to zespół przerzutników połączonych w ten

sposób,

że informacja z każdego przerzutnika może być przesłana do sąsiedniego

przerzutnika. Rejestr przesuwaj

ący jest układem synchronicznym. Schemat blokowy

rejestru przesuwaj

ącego przedstawia Rys. 3.

Rejestr licz

ący jest to układ złożony z rejestru przesuwającego oraz obwodu

sprz

ężenia zwrotnego generującego sygnał podawany na wejście szeregowe rejestru.

Sygnał ten jest funkcj

ą sygnałów wejściowych rejestru przesuwającego. Schemat

blokowy rejestru licz

ącego przedstawia Rys. 4.

Najcz

ęściej stosowanymi rejestrami liczącymi są: licznik pierścieniowy i licznik

Johnsona.

Ze wzgl

ędu na sposób wprowadzania informacji rejestry dzielą się na:

−

rejestry szeregowe - umo

żliwiające wprowadzenie i wyprowadzenie informacji

kolejno bit po bicie (SISO),

−

rejestry równoległe, umo

żliwiające wprowadzanie i wyprowadzanie informacji

jednocze

śnie do wszystkich i ze wszystkich pozycji rejestru (PIPO),

−

szeregowo-równoległe (SIPO), umo

żliwiające szeregowe wprowadzanie i równoległe

wyprowadzanie informacji,

−

równoległo-szeregowe (PISO), umo

żliwiające równoległe wprowadzanie i szeregowe

wyprowadzanie informacji.

Rejestr

Wyjścia równoległe

Wejścia równoległe

Wyjście

szeregowe

Impulsy zegarowe
Wejście szeregowe
Kierunek przesuwu
Wpis równoległy

Rys. 3 Schemat blokowy rejestru przesuwaj

ącego.

Rejestr

przesuwaj

ący

Układ

kombinacyjny

Wej

ście

Impulsy zegarowe

Wyj

ścia równoległe

Rys. 4 Schemat blokowy rejestru licz

ącego.

Politechnika Cz

ęstochowska

- 5 -

Rejestry szeregowe charakteryzuj

ą się możliwościami przesuwania wprowadzonej

informacji w prawo lub w lewo - rejestry jednokierunkowe, b

ądź też zarówno w prawo

jak i w lewo - rejestry rewersyjne, dwukierunkowe.

Z zespołu rejestrów równoległych budowane s

ą często pamięci buforowe, służące do

przechowywania

informacji

podawanej w sposób równoległy. Parametrami

charakteryzuj

ącymi rejestry są:

−

długo

ść rejestru, równa liczbie n jego przerzutników,

−

szybko

ść pracy rejestru (dla rejestru szeregowego będzie to maksymalna

dopuszczalna cz

ęstotliwość impulsów przesuwających, przy której nie następuje

zniekształcenie informacji zawartej w rejestrze).

1.3 Pytania sprawdzaj

ące.

1) Jak mo

żna podzielić liczniki ze względu na kierunek zliczania?

2) Jakie liczniki nazywamy asynchronicznymi, a jakie synchronicznymi?
3) Okre

ślić maksymalną częstotliwość impulsów wejściowych, przy której jest jeszcze

prawidłowy przebieg zliczania w liczniku asynchronicznym.

4) Ile wynosi maksymalny czas ustalenia zawarto

ści licznika asynchronicznego oraz

synchronicznego?

5) Omówi

ć stosowane sposoby zmiany pojemności licznika.

6) Przedstawi

ć podział rejestrów.

7) Omówi

ć rejestry przesuwające.

8) Omówi

ć działanie rejestrów liczących.

9) Omówi

ć rejestry liniowe.

1.4 Opis układu pomiarowego.

Na stanowisko laboratoryjne nale

ży nałożyć płytę czołową zatytułowaną „Liczniki i

rejestry”. Układ składa si

ę z czterech przerzutników, przy czym w zależności od

ustawie

ń przełączników NOT, ROW i REJ każdy z przerzutników jest reprezentowany

przez układy przedstawione w „Programie

ćwiczenia”.

Na Rys. 5 przedstawiono schemat pojedynczego przerzutnika. Ze wzgl

ędu na

ograniczon

ą liczbę wyprowadzeń i niemożność jednoczesnego wyprowadzenia wyjść Q

i Q z ka

żdego przerzutnika wprowadzono pewną modyfikację w postaci układu 3

bramek na wyj

ściu każdego przerzutnika umożliwiającą realizacje liczników liczących

wstecz i rejestrów. Wej

ście NOT służy do uzyskania wyjścia Q , które jest

wykorzystywane w

ćwiczeniu do tworzenia liczników zliczających wstecz, wejście

ROW zał

ącza przeniesienie szeregowe, a wejście REJ służy do zanegowania wejścia K

przerzutnika wykorzystywanego w rejestrach. Takie wykorzystanie przerzutnika do

Rys. 5 Schemat pojedynczego przerzutnika.

Politechnika Cz

ęstochowska

- 6 -

ró

żnych układów pracy, dzięki przełącznikom NOT, REJ i ROW, prowadzi do

zminimalizowania ilo

ści przerzutników i połączeń w całym układzie ćwiczeniowym.

Do wykorzystania w

ćwiczeniu są wyjścia z bramek przeniesienia B1, B2,

inwerter B4 oraz wyj

ście bramki czterowejściowej. Wejście „Rodzaj zegara” służy do

ustawienia taktowania r

ęcznego przełącznikiem TAKT lub taktowania automatycznego

1Hz. Diody LED zostały wykorzystane zgodnie z opisem na płycie czołowej.

1.5 Program

ćwiczenia.

Przed rozpocz

ęciem ćwiczenia prowadzący nakłada płytę czołową na stanowisko

laboratoryjne oraz ustawia kod

ćwiczenia na przełączniku ćwiczeń. Podłącza zasilanie.

1.5.1 Licznik dwójkowy asynchroniczny zliczaj

ący w przód.

Zmontowa

ć układ według Rys. 6, wyzerować układ (RESET), ustawić przełączniki

NOT i ROW w stan niski (odpowiednio LED11 i LED10) oraz poł

ączyć wyjście REJ

ze stanem H (wygaszona LED 9). Poł

ączyć wejście „Rodzaj zegara” ze stanem H.

Podawa

ć impulsy zegarowe przełącznikiem TAKT. Wyniki wpisać do Tabela.1 (Q0 -

LED0, Q1 - LED1, Q2 - LED2, Q3 - LED3).

Tabela.1

Impuls

...

Rys. 6 Schemat licznika dwójkowego asynchronicznego zliczaj

ącego w przód.

Politechnika Cz

ęstochowska

- 7 -

1.5.2 Licznik dwójkowy asynchroniczny zliczaj

ący wstecz.

Rys. 7 Schemat licznika dwójkowego asynchronicznego zliczaj

ącego wstecz.

Zmontowa

ć układ według Rys. 9, sygnały Q uzyskuje się z wyjść Q po ich

zanegowaniu przeł

ącznikiem NOT (Rys. 8). Wyzerować układ, ustawić przełącznik

NOT w stan wysoki (LED11) i ROW w stan niski (LED10) oraz poł

ączyć wyjście REJ

ze stanem H (wygaszona LED 9). Poł

ączyć wyjście „Rodzaj zegara” ze stanem H.

Podawa

ć impulsy zegarowe przełącznikiem TAKT. Wyniki wpisać do Tabela.1 (Q0 -

LED0, Q1 - LED1, Q2 - LED2, Q3 - LED3).

Rys. 8 Realizacja wyj

ścia &&&

Q .

Rys. 9 Schemat monta

żowy licznika dwójkowego asynchronicznego zliczającego

wstecz.

Politechnika Cz

ęstochowska

- 8 -

1.5.3 Licznik

dwójkowy

synchroniczny

przeniesieniem

szeregowym.

Zmontowa

ć układ według Rys. 10, wyzerować układ, ustawić przełączniki NOT i

ROW w stan niski (odpowiednio LED11 i LED10) oraz poł

ączyć wyjście REJ ze

stanem H (wygaszona LED 9). Poł

ączyć wejście „Rodzaj zegara” ze stanem H.

Podawa

ć impulsy zegarowe przełącznikiem TAKT. Wyniki wpisać do Tabela.1 (Q0 -

LED0, Q1 - LED1, Q2 - LED2, Q3 - LED3).

1.5.4 Licznik

rewersyjny

synchroniczny

przeniesieniem

szeregowym.

Rys. 11 Schemat licznika rewersyjnego synchronicznego z przeniesieniem

szeregowym.

Zmontowa

ć układ według Rys. 12, wyzerować układ, ustawić przełącznik NOT w

stan niski (LED11) i ROW w stan wysoki (LED10) oraz poł

ączyć wyjście REJ ze

stanem H (wygaszona LED 9). Poł

ączyć wejście „Rodzaj zegara” ze stanem H.

Podawa

ć impulsy zegarowe przełącznikiem TAKT. Wyniki wpisać do Tabela.2(Q0 -

LED0, Q1 - LED1, Q2 - LED2, Q3 - LED3).

Rys. 10 Schemat licznika dwójkowego synchronicznego z przeniesieniem

szeregowym.

Politechnika Cz

ęstochowska

- 9 -

Rys. 12 Schemat monta

żowy licznika rewersyjnego synchronicznego z

przeniesieniem szeregowym.

Schemat

Rys.

jest

poprawny tylko
wtedy,

żeli

przyjmiemy,

że

żdy

z przerzutników
P0, P1, P2, P3
jest
zrealizowany jak
na Rys. 13.

Tabela.2.

Impuls

...

NOT

zmieni

...

1.5.5 Rejestr przesuwaj

ący jednokierunkowy.

Rys. 14 Schemat rejestru przesuwaj

ącego jednokierunkowego.

Rys. 13 Realizacja przeniesienia szeregowego licznika

rewersyjnego.

Politechnika Cz

ęstochowska

- 10 -

Zmontowa

ć układ według Rys. 15, wyzerować układ, ustawić przełącznik NOT w

stan niski (LED11) i ROW w stan niski (LED10) oraz poł

ączyć wyjście REJ ze stanem

L (sygnalizuje to LED 9). Poł

ączyć wejście „Rodzaj zegara” ze stanem H. Wejście H/L

poł

ączyć ze stanem H, a następnie podać impuls zegarowy. Wejście H/L połączyć z L.

Podawa

ć impulsy zegarowe przełącznikiem TAKT. Wyniki wpisać do Tabela.3 (Q0 -

LED0, Q1 - LED1, Q2 - LED2, Q3 - LED3).

Schemat z Rys. 15 jest poprawny tylko wtedy, je

żeli przyjmiemy, że każdy

z przerzutników P0, P1, P2, P3 jest zrealizowany jak na Rys. 16.

Tabela.3

Impuls

H/L

Rys. 15 Schemat monta

żowy rejestru przesuwającego jednokierunkowego.

Rys. 16. Realizacja rejestru przesuwaj

ącego.

Politechnika Cz

ęstochowska

- 11 -

1.5.6 Licznik pier

ścieniowy samokorygujący.

Zmontowa

ć układ według Rys. 17, wyzerować układ, ustawić przełączniki NOT

i ROW w stan niski (odpowiednio LED11 i LED10) oraz poł

ączyć wyjście REJ ze

stanem H (wygaszona LED 9). Poł

ączyć wejście „Rodzaj zegara” ze stanem H.

Podawa

ć impulsy zegarowe przełącznikiem TAKT. Wyniki wpisać do Tabela.1 (Q0 -

LED0, Q1 - LED1, Q2 - LED2, Q3 - LED3).

1.5.7 Licznik pseudopier

ścieniowy - Johnsona.

Zmontowa

ć układ według Rys. 18, wyzerować układ, ustawić przełącznik NOT

w stan niski (LED11) i ROW w stan niski (LED10) oraz poł

ączyć wyjście REJ ze

stanem L (sygnalizuje to LED 9). Poł

ączyć wejście „Rodzaj zegara” ze stanem H.

Podawa

ć impulsy zegarowe przełącznikiem TAKT. Wyniki wpisać do Tabela.1 (Q0 -

LED0, Q1 - LED1, Q2 - LED2, Q3 - LED3).

Schemat z Rys. 18 jest poprawny tylko wtedy, je

żeli przyjmiemy, że każdy

z przerzutników P0, P1, P2, P3 jest zrealizowany jak na Rys. 16.

1.6 Opracowanie

ćwiczenia.

Dla ka

żdego badanego licznika i rejestru sporządzić na podstawie otrzymanych

tablic stanów odpowiednie wykresy przebiegów czasowych.

W przypadku modyfikacji układu pojedynczego przerzutnika nale

ży

rozrysowa

ć poprawny pełny schemat.

Rys. 17 Schemat licznika pier

ścieniowego samokorygującego.

Rys. 18 Schemat licznika pseudopier

ścieniowego - Johnsona.

ĆWICZENIE nr 4

LICZNIKI I REJESTRY

SCALONE

OLITECHNIKA

ĘSTOCHOWSKA

- 2 -

1.1 Cel

ćwiczenia.

Celem

ćwiczenia jest praktyczne poznanie układów liczników oraz

rejestrów

średniej skali integracji.

1.2 Wprowadzenie.

żną grupę układów sekwencyjnych stanowią liczniki. Licznikiem może

ć każdy układ, w którym w pewnym zakresie istnieje jednoznaczne

przyporz

ądkowanie liczbie wprowadzonych impulsów stanu zmiennych

wyj

ściowych. Ponieważ każda zmienna wyjściowa może przyjmować tylko dwie

warto

ści, w przypadku n wyjść istnieje 2

żliwych kombinacji (często

wykorzystuje si

ę tylko część możliwych kombinacji). Wybór kombinacji,

która ma odpowiada

ć danej liczbie, jest w zasadzie obojętny. Celowe jest jednak

dobranie takiego sposobu przedstawiania liczb, który umo

żliwia łatwe ich

dekodowanie.

Liczniki nastawne (o programowanej pojemno

ści) to układy dające sygnał

wyj

ściowy w chwili osiągnięcia przez liczbę impulsów wejściowych uprzednio

wybranej warto

ści M. Sygnał wyjściowy można wykorzystać do wyzwalania

okre

ślonego przebiegu. Równocześnie następuje wtedy ingerencja w przebieg

zliczania, polegaj

ąca na zatrzymaniu licznika lub sprowadzeniu go do stanu

wyj

ściowego. Jeżeli po wyzerowaniu dopuścimy dalszą jego pracę, otrzymamy

licznik modulo m, którego cykl zliczania (pojemno

ść) określa wybrana liczba.

Rejestry przesuwaj

ące to łańcuchy zbudowane z przerzutników,

które umo

żliwiają przesuwanie informacji podanej na wejście o jeden przerzutnik

w ka

żdym takcie zegara. Po przejściu przez, cały łańcuch informacja jest

dost

ępna na wyjściu z opóźnieniem, ale w niezmienionej postaci.

Zarówno liczniki jak i rejestry o uniwersalnym przeznaczeniu

produkowane s

ą w postaci układów scalonych średniej skali integracji.

Monolityczny układ scalony 74390 zawiera dwa razy po cztery

przerzutniki typu Master-Slave tworz

ące dwa osobne asynchroniczne liczniki

dziesi

ętne. Każdy osobny licznik jest zbudowany w ten sposób, że tworzy dwa

podliczniki: pierwszy modulo 2, a drugi modulo 5. Ł

ącząc zewnętrzne wyjście

pierwszego przerzutnika Q

z wej

ściem BB uzyskuje się licznik dziesiętny

pracuj

ący w kodzie BCD 8421. Łącząc natomiast wyjście Q

z wej

ściem AB

Rys. 1. Połowa układu scalonego 74390.

OLITECHNIKA

ĘSTOCHOWSKA

- 3 -

i przykładaj

ąc ciąg impulsów do

wej

ścia BB uzyskuje się dzielnik

przez 10, na którego wyj

ściu Q

wyst

ąpi przebieg w kształcie fali

prostok

ątnej (o wypełnieniu 1/2).

Liczniki modulo 2 i modulo 5 mog

ć wykorzystane oddzielnie. Do

zerowania układu słu

ży wejście

CLR.

Wyzerowanie

układu

=0) wyst

ąpi wtedy,

gdy na wej

ściu CLR pojawi się stan

wysoki.

Monolityczny układ scalony 74393 zawiera osiem przerzutników JK-MS,

poł

ączonych w ten sposób, że tworzą dwa samodzielne asynchroniczne liczniki

binarne czterobitowe. Sygnał zegarowy jest wprowadzany na wej

ście CKB

żdego z liczników. Do zerowania układu służy wejście CLR. Wyzerowanie

układu (Q

=0) wyst

ąpi wtedy, gdy na wejściu CLR pojawi się stan

wysoki. Układy 74393 mo

żna

stosowa

ć w dzielnikach o

cyklach

krótszych

od dwójkowych liczników N
bitowych. Je

żeli wymaga się

aby dzielnik miał długo

ść

cyklu

nale

ży

zdekodowa

ć stan licznika

dwójkowego s=S i nast

ępnie sygnał z dekodera wyprowadzić na wejście

zerowania. W układach tego typu ka

żdorazowe osiągnięcie stanu licznika równe

długo

ści cyklu (s=S) powoduje wyzerowanie licznika i rozpoczęcie cyklu od

stanu s=0. Stan licznika s=S jest w pewnym sensie stanem zabronionym i
przechodzi samoczynnie w stan s=0.

Układ

74169

jest

synchronicznym

rewersyjnym

czterobitowym

licznikiem

dwójkowym. Układ zawiera cztery
przerzutniki Master-Slave i bramki
poł

ączone wewnętrznie dla określenia

odpowiednich instrukcji sterowania.
Zmiany stanów wyj

ść przerzutników

nast

ępują

synchronicznie

narastaj

ącym

zboczem

impulsu

zegarowego.

Synchroniczn

ą pracę

zapewnia

jednoczesne

sterowanie

wszystkich przerzutników, uzyskane w ten sposób,

że stany ich wyjść zmieniają

ę przy koincydencji sygnału zegarowego z odpowiednim stanem instrukcji

sterowania. Licznik pracuje w naturalnym kodzie dwójkowym. Kierunek liczenia

Rys. 2. Połowa układu scalonego 74393.

Rys. 3. Układ scalony 74169.

Rys. 1. Schemat wewn

ętrzny układu

scalonego 7490

OLITECHNIKA

ĘSTOCHOWSKA

- 4 -

jest uzale

żniony od stanu wejścia kierunku UD (Up lub Down)

przy jednoczesnym wyst

ąpieniu stanu wysokiego na CE (Clock Enable). Wyjście

TC (Terminal Count) słu

ży do podłączenia kolejnego stopnia. Wyjście te wraz z

lini

ą UD umożliwia kaskadowe łączenie liczników przy zachowaniu obu funkcji

liczenia w przód i wstecz bez konieczno

ści zastosowania dodatkowych

elementów logicznych. Licznik
74169

jest

całkowicie

programowalny.

Wyj

ścia

wszystkich przerzutników mog

ć ustawione w żądanych

stanach

logicznych

przez

przyło

żenie takich stanów do

wej

ść danych i wystąpienie stanu niskiego na wejściu wprowadzania PE (Parallel

Enable). Wej

ście to jest asynchroniczne. Układ 74169 ma całkowicie niezależne i

nadrz

ędne w stosunku do innych wejść, wejście zerowania (RD), stan wysoki na

tym wej

ściu ustawia wyjścia wszystkich przerzutników w stan niski.

Monolityczny

układ scalony 74194 jest
czterobitowym
dwukierunkowym
rejestrem przesuwaj

ącym,

spełniaj

ącym wszystkie

wymagane

przez

projektanta urz

ądzeń lub

systemów funkcje. Rejestr
ma równoległe wej

ścia i

wyj

ścia,

szeregowe

wej

ścia dla przesuwania

w prawo i w lewo, wej

ścia

rodzaju

pracy

oraz

asynchroniczne

niezale

żne od innych

wej

ść, wejście zerowania. Wprowadzanie równoległe jest realizowane

synchronicznie z narastaniem zbocza impulsu zegarowego przez przyło

żenie

czterech bitów danych na wej

ścia równoległe i utrzymywanie obu wejść rodzaju

pracy (S0 i S1) w stanie wysokim. W czasie wprowadzania równoległego wej

ścia

szeregowe (DR, DL) s

ą zablokowane. Przesuwanie w prawo jest realizowane,

gdy na wej

ściu S0 jest stan wysoki, a do wejścia S1 jest przyłożony stan niski.

Dane wprowadzane s

ą z wejścia wprowadzania w prawo DR i przesuwane

wzdłu

ż rejestru w prawo synchronicznie z narastaniem zbocza impulsu

zegarowego. W czasie przesuwania w prawo wej

ścia równoległe danych są

zablokowane. Przesuwanie w lewo jest realizowane, gdy na wej

ściu S0 jest stan

niski, a na wej

ściu S1 stan wysoki. Dane są wprowadzane z wejścia

wprowadzania w lewo DL i przesuwane wzdłu

ż rejestru w lewo synchronicznie z

narastaniem zbocza impulsu zegarowego. Blokada wej

ścia zegarowego

Rys. 4. Układ scalony 74194.

OLITECHNIKA

ĘSTOCHOWSKA

- 5 -

nast

ępuje, gdy na obu wejściach rodzaju pracy (S0 i S1) występuje stan niski.

Zmiany stanu na wej

ściach rodzaju pracy S0 i S1 powinny następować w czasie

gdy na wej

ściu zegarowym istnieje stan wysoki.

1.3 Pytania sprawdzaj

ące.

1. Omówi

ć metody zmiany pojemności licznika.

2. Omówi

ć działanie licznika asynchronicznego dekadowego.

3. Omówi

ć działanie licznika synchronicznego binarnego.

4. Omówi

ć działanie rejestru przesuwającego.

5. Metody ustawiania pojemno

ści licznika.

1.4 Opis układu pomiarowego.

Na stanowisko laboratoryjne nale

ży nałożyć płytę czołową zatytułowaną

„Liczniki i rejestry scalone”.

Ćwiczenie to składa się z czterech układów

wybieranych w formacie binarnym przy pomocy przeł

ączników „Wybór grupy”.

Taktowania dokonuje

ćwiczący przy pomocy przełącznika TAKT. Do realizacji

zmiany pojemno

ści licznika należy wykorzystać trzy niezależne bramki AND.

Po ka

żdym zerowaniu układu (RESET) należy podać impuls startowy

przeł

ącznikiem TAKT. Diody LED, wyświetlacze oraz zadajniki zostały

wykorzystane zgodnie z opisem na płycie czołowej.

1.5 Program

ćwiczenia.

Przed rozpocz

ęciem ćwiczenia prowadzący nakłada płytę czołową

na stanowisko laboratoryjne oraz ustawia kod

ćwiczenia na przełączniku

ćwiczeń. Podłącza zasilanie. Przełącza TAKT.

1.5.1 Asynchroniczny dziesi

ętny licznik scalony typu 74390.

Zmontowa

ć układ według Rys. 5a., wyzerować układ (RESET), ustawić

przeł

ącznikami „Wybór grupy” numer 0 (na wyświetlaczu W2). Podawać

impulsy zegarowe przy pomocy przeł

ącznika TAKT. Wyniki należy wpisać do

Tabela 1. (Q0 - LED 0, Q1 - LED 1, Q2 - LED 2, Q3 - LED 3).

Rys. 5. Układ licznika dziesi

ętnego typu 74390.

OLITECHNIKA

ĘSTOCHOWSKA

- 6 -

Tabela 1.

Impuls

...

Zmontowa

ć układ według Rys. 5b., Wyzerować układ. Podawać impulsy

zegarowe przy pomocy przeł

ącznika TAKT. Wyniki należy wpisać do

Tabela 1. (Q0 - LED 0, Q1 - LED 1, Q2 - LED 2, Q3 - LED 3).

Zmontowa

ć układ według Rys. 6., wyzerować układ. Podawać impulsy

zegarowe przy pomocy przeł

ącznika TAKT. Wyniki należy wpisać do Tabela 5.1.

(Q0 - LED 0, Q1 - LED 1, Q2 - LED 2, Q3 - LED 3).
Post

ępując jak poprzednio i korzystając z bramek AND B1, B2 i B3 zbudować

i sprawdzi

ć liczniki modulo 3, 5, 8, 9.

Zmontowa

ć układ według Rys. 7., wyzerować układ. Podawać impulsy

zegarowe przy pomocy przeł

ącznika TAKT. Wyniki należy wpisać do Tabela 5.2.

(Układ U1: Q0 - LED 0, Q1 - LED 1, Q2 - LED 2, Q3 - LED 3. Układ U2: Q0 -
LED 4, Q1 - LED 5, Q2 - LED 6, Q3 - LED 7).

Rys. 6. Schemat licznika modulo 6.

Rys. 7. Schemat poł

ączenia szeregowego dwóch liczników typu 74390.

OLITECHNIKA

ĘSTOCHOWSKA

- 7 -

Tabela 2.

Impuls

Q3U1 Q2U1 Q1U1 Q0U1 Q3U2 Q2U2 Q1U2 Q0U2

...

100

Zmontowa

ć układ według Rys. 8., wyzerować układ. Podawać impulsy

zegarowe przy pomocy przeł

ącznika TAKT. Wyniki należy wpisać do Tabela 5.2

(Układ U1: Q0 - LED 0, Q1 - LED 1, Q2 - LED 2, Q3 - LED 3. Układ U2:
Q0 - LED 4, Q1 - LED 5, Q2 - LED 6, Q3 - LED 7).
Post

ępując jak poprzednio i korzystając z bramek AND B1, B2 i B3 zbudować

i sprawdzi

ć liczniki modulo 16, 25, 36, 44.

1.5.2 Asynchroniczny binarny licznik scalony typu 74393.

Zmontowa

ć układ według Rys. 11., wyzerować układ. Podać impuls

startowy przeł

ącznikiem TAKT. Ustawić przełącznikami „Wybór grupy”

numer 1. Podawa

ć impulsy zegarowe przy pomocy przełącznika TAKT. Wyniki

nale

ży wpisać do Tabela 3. (Q0 - LED 0, Q1 - LED 1, Q2 - LED 2, Q3 - LED 3).

Tabela 3.

Impuls

Rys. 8. Schemat licznika modulo 45.

OLITECHNIKA

ĘSTOCHOWSKA

- 8 -

...

14
15

Zmontowa

ć układ według Rys. 10., Wyzerować układ, podać impuls

startowy. Ustawi

ć przełącznikami „Wybór grupy” numer 1. Podawać impulsy

zegarowe przy pomocy przeł

ącznika TAKT. Wyniki należy wpisać do Tabela 5.3.

(Q0 - LED 0, Q1 - LED 1, Q2 - LED 2, Q3 - LED 3).
Post

ępując jak poprzednio i korzystając z bramek AND B1, B2 i B3 zbudować

i sprawdzi

ć liczniki modulo 6, 9, 12, 14, 15.

Zmontowa

ć układ według Rys. 9., wyzerować układ, podać impuls

startowy. Ustawi

ć przełącznikami „Wybór grupy” numer 1 (na wyświetlaczu

W2). Podawa

ć impulsy zegarowe przy pomocy przełącznika TAKT. Wyniki

nale

ży wpisać do Tabela 4. (Układ U3: Q0 - LED 0, Q1 - LED 1, Q2 - LED 2,

Q3 - LED 3. Układ U4: Q0 - LED 4, Q1 - LED 5, Q2 - LED 6, Q3 - LED 7).

Rys. 9. Schemat poł

ączenia szeregowego dwóch liczników typu 74393.

Rys. 10. Schemat licznika modulo 12.

Rys. 11. Układ licznika
binarnego typu 74393.

OLITECHNIKA

ĘSTOCHOWSKA

- 9 -

Tabela 4.

Impuls

Q3U1 Q2U1 Q1U1 Q0U1 Q3U2 Q2U2 Q1U2 Q0U2

...

254

255

256

Zmontowa

ć układ według Rys. 12., wyzerować układ, podać impuls

startowy. Ustawi

ć przełącznikami „Wybór grupy” numer 1 (na wyświetlaczu

W2). Podawa

ć impulsy zegarowe przy pomocy przełącznika TAKT. Wyniki

nale

ży wpisać do Tabela 4. (Układ U3: Q0 - LED 0, Q1 - LED 1, Q2 - LED 2,

Q3 - LED 3. Układ U4: Q0 - LED 4, Q1 - LED 5, Q2 - LED 6, Q3 - LED 7).
Post

ępując jak poprzednio i korzystając z bramek AND B1, B2 i B3 zbudować

i sprawdzi

ć liczniki modulo 18, 25, 32, 42.

Rys. 12. Schemat licznika modulo 45.

OLITECHNIKA

ĘSTOCHOWSKA

- 10 -

1.5.3 Synchroniczny licznik rewersyjny typu 74169.

Układ synchronicznego licznika pokazano na Rys. 13., wyzerowa

ć układ,

poda

ć impuls startowy. Wybrać przełącznikami „Wybór grupy” numer 2 (na

świetlaczu W1). Wejścia D0..D3 służą do

wprowadzania warto

ści początkowej, na

wyj

ściach Q0..Q3 występuje aktualny stan

licznika. Wej

ścia PE, CE i UD służą do

ustawie

ń licznika, natomiast na wejście C

jest podawany sygnał zegarowy, wej

ście RD

jest ustawione na brak zerowania. Wyj

ście

TC (wy

świetlacz W2 kropka) to wskaźnik

przepełnienia licznika. Wej

ście PE (zadajnik

Z4 i LED8) słu

ży do ustawiania trybu pracy.

Wej

ście CE (zadajnik Z5 i LED9)

to zablokowanie licznika, a wej

ście UD

(zadajnik Z6 i LED10) ustawia kierunek
liczenia. Ustawi

ć zadajniki Z4, Z5, Z6

według Tabela 5, nast

ępnie podawać

impulsy zegarowe przeł

ącznikiem TAKT.

Oznaczenie

*(X)

oznacza

liczb

heksadecymaln

ą X zadawaną w zadajniku Z3..Z0 w postaci binarnej. Dalej

nale

ży ustawiać zadajniki zgodnie ze stanami z tabeli. Wyniki wpisać do Tabela

5. Nast

ępnie należy utworzyć własną tabelę i wpisać własne zadawane sygnały.

Tabela 5.

Impuls

0 *(0)

...

17 *(5)

...

31 *(A)

Rys. 13. Schemat licznika

rewersyjnego.

74169

OLITECHNIKA

ĘSTOCHOWSKA

- 11 -

...

1.5.4 Rewersyjny rejestr typu 74194.

Układ synchronicznego rejestru rewersyjnego pokazano na Rys. 14.

Nale

ży wyzerować układ, podać impuls startowy. Wybrać przełącznikami

„Wybór grupy” numer 3 (na
wy

świetlaczu

W2).

Wej

ścia

D0..D3 słu

żą do wprowadzania

równolegle danych, na wyj

ściach

Q0..Q3

wyprowadzane

równolegle dane. Na wej

ście C

jest podawany sygnał zegarowy,
wej

ście RD jest ustawione na brak

zerowania. Wej

ścia S0 i S1 służą

do ustawienia trybu pracy (Z6 -
LED10, Z7 - LED11), wej

ścia DR

i DL słu

żą do wprowadzania

szeregowego danych (Z4 - LED8,
Z5 - LED9). Ustawi

ć zadajniki

Z4, Z5, Z6, Z7 według Tabela 6,
nast

ępnie

podawa

impulsy

zegarowe przeł

ącznikiem TAKT.

Zmian wej

ść S0 i S1 należy

dokonywa

ć jedynie wtedy, gdy TAKT=1. Oznaczenie *(X) oznacza liczbę

heksadecymaln

ą X zadawaną w zadajniku Z3..Z0 w postaci binarnej. Dalej

nale

ży ustawiać zadajniki zgodnie ze stanami z tabeli. Wyniki wpisać do Tabela

6. Nast

ępnie należy utworzyć własną tabelę i wpisać własne zadawane sygnały.

Tabela 6.

Impuls

0 *(0)

1 *(7)

Rys. 14. Schemat rejestru rewersyjnego

typu 74194.

OLITECHNIKA

ĘSTOCHOWSKA

- 12 -

8 *(D)

15 *(2)

1.6 Opracowanie

ćwiczenia.

Na podstawie tabel sporz

ądzić wykresy przebiegów czasowych

dla ka

żdego układu. Do sprawozdania z ćwiczenia należy dołączyć schematy

ęciu układów liczników o pojemnościach wybranych z przedziału od 50

do 1000.

Na podstawie tabel okre

ślić i podać dokładne przeznaczenie

poszczególnych wej

ść i wyjść układów typu 74169 i 74194.

ĆWICZENIE nr 5

KODERY, DEKODERY,

MULTIPLEKSERY,

DEMULTIPLEKSERY

Politechnika Cz

stochowska

- 2 -

3.1. Cel ćwiczenia:

Celem

ćwiczenia jest zapoznanie się z enkoderami, dekoderami, transkoderami,

multiplekserami, demultiplekserami - ich działaniem i zastosowaniem.

3.2. Wprowadzenie teoretyczne:

3.2.1. Enkodery.

Enkoderami s

ą nazywane układy służące do przetworzenia kodu „1 z n”

podanego na wej

ście układu w określony dwójkowy kod wyjściowy. Enkodery są

stosowane głównie do wprowadzania informacji w postaci liczb dziesi

ętnych (np. z

przeł

ączników 10-pozycyjnych obrotowych lub klawiszowych) do systemów cyfrowych.

Na wyj

ściu enkodera pojawia się stan odpowiadający „numerowi” wyróżnionego

wej

ścia, przedstawiony w żądanym kodzie dwójkowym. Przykładem scalonego kodera

że być układ 74147. Służy on do zamiany kodu "1 z 10" (z negacją) na kod BCD

(te

ż z negacją). Oznacza to, że wszystkie wejścia układu są w stanie logicznym 1.

Wyró

żnienie jednego z nich oznacza podanie na to wejście stanu logicznego 0.

Podobnie rzecz si

ę ma z kodem wyjściowym - na wyjściu otrzymamy zanegowane

słowo w kodzie BCD (po wyró

żnieniu wejścia 3 na wyjściu otrzymamy kod: 1100 -

zanegowan

ą 3 - 0011). Poniżej przedstawiono oznaczenie symboliczne oraz tablicę

przej

ść kodera 74147.

3.2.2. Dekodery.

Dekodery s

ą układami służącymi do zamiany kodów wejściowych na kod „1 z

n”. Oznaczenie „1 z n” oznacza,

że w słowie wyjściowym z dekodera składającym się z

n bitów tylko jeden bit przyjmie warto

ść 0. Przykładem dekodera jest układ

UCY7442N. Jest to dekoder kodu BCD na kod dziesi

ętny. Na wejścia układu (A, B, C,

D) podajemy słowo reprezentuj

ące cyfrę dziesiętną w kodzie BCD. Wyjście układu

stanowi 10 linii (0

9). Na linii o numerze równym warto

ści słowa wejściowego pojawi

ę poziom logiczny 0 (w wyniku negacji na wyjściu), na pozostałych natomiast

panowa

ć będą logiczne 1. Gdy bity słowa wejściowego tworzą kombinację zabronioną

8
9

UCY74147

Zakodowana

Wej

ścia

Wyj

ścia

liczba

1 2 3 4 5 6 7 8 9 D C B A

1 1 1 1 1 1 1 1 1 1 1 1 1

0 1 1 1 1 1 1 1 1 1 1 1 0

1 0 1 1 1 1 1 1 1 1 1 0 1

1 1 0 1 1 1 1 1 1 1 1 0 0

1 1 1 0 1 1 1 1 1 1 0 1 1

1 1 1 1 0 1 1 1 1 1 0 1 0

1 1 1 1 1 0 1 1 1 1 0 0 1

1 1 1 1 1 1 0 1 1 1 0 0 0

1 1 1 1 1 1 1 0 1 0 1 1 1

1 1 1 1 1 1 1 1 0 0 1 1 0

Politechnika Cz

stochowska

- 3 -

na wszystkich wyj

ściach występuje stan 1. Poniżej przedstawiono oznaczenie

symboliczne oraz tablic

ę działania dekodera kodu BCD na kod dziesiętny UCY7442N.

3.2.3. Transkodery.
Układy realizuj

ące zamianę jednego kodu dwójkowego na inny kod, lecz nie na

kod „1 z n”, nazywamy transkoderami. Transkodery budowane mog

ą być przez łączenie

wyj

ść odpowiedniego dekodera z wejściami kodera. Przykładem może być tutaj

transkoder kodu BCD na kod siedmiosegmentowy. Kod siedmniosegmentowy jest
specjalnym kodem słu

żącym do bezpośredniego sterowania wyświetlaczem

siedmiosegmentowym. Układem zawieraj

ącym transkoder kodu BCD na kod

siedmiosegmentowy jest przykładowo UCY7447N. Posiada on cztery wej

ścia (A, B, C,

D), na które podajemy słowo kodowe oraz siedem wyj

ść do sterowania poszczególnymi

segmentami wy

świetlacza. Ponadto układ posiada wejścia RBI i BI służące do

wygaszania zer nieznacz

ących oraz wejście testowe LT uaktywniające wszystkie

segmenty wy

świetlacza. Poniżej przedstawiono symbol transkodera UCY7447N, tablicę

działania, oznaczenia segmentów oraz cyfry i znaki mo

żliwe do otrzymania na

świetlaczu.

Zakodowana

Wej

ścia

Wyj

ścia

liczba

D C B A 0 1 2 3 4 5 6 7 8 9

0 0 0 0 0 1 1 1 1 1 1 1 1 1

0 0 0 1 1 0 1 1 1 1 1 1 1 1

0 0 1 0 1 1 0 1 1 1 1 1 1 1

0 0 1 1 1 1 1 0 1 1 1 1 1 1

0 1 0 0 1 1 1 1 0 1 1 1 1 1

0 1 0 1 1 1 1 1 1 0 1 1 1 1

0 1 1 0 1 1 1 1 1 1 0 1 1 1

0 1 1 1 1 1 1 1 1 1 1 0 1 1

1 0 0 0 1 1 1 1 1 1 1 1 0 1

1 0 0 1 1 1 1 1 1 1 1 1 1 0

1 0 1 0 1 1 1 1 1 1 1 1 1 1

1 0 1 1 1 1 1 1 1 1 1 1 1 1

Kombinacje 1 1 0 0 1 1 1 1 1 1 1 1 1 1

zabronione

1 1 0 1 1 1 1 1 1 1 1 1 1 1

1 1 1 0 1 1 1 1 1 1 1 1 1 1

1 1 1 1 1 1 1 1 1 1 1 1 1 1

8
9

UCY7442N

UCY7447N

RBI

Politechnika Cz

stochowska

- 4 -

3.2.4. Multipleksery.
Multiplekser jest układem umo

żliwiającym przełączanie (komutację) sygnałów

cyfrowych. Posiada on kilka wej

ść informacyjnych, jedno wyjście, wejścia adresowe

(steruj

ące) oraz wejście strobujące. Multiplekser służy do wybrania jednego określonego

sygnału wej

ściowego i przełączenia go do wyjścia. Sterowanie multiplekserem polega

na podaniu na wej

ścia sterujące numeru (w kodzie BCD) wejścia, które ma być

poł

ączone z wyjściem. Wejście strobujące służy do zablokowania pracy multipleksera.

W postaci układów scalonych dost

ępne są np. UCY74150N, 74151N, 74153N, 74157N.

Rozpatrzmy przykładowo układ UCY74150N. Układ ma 16 wej

ść danych

(D0

D15), 4 wej

ścia adresowe (A

D), wej

ście strobujące (S) i wyjście (W).

Blokowanie układu nast

ępuje po podaniu poziomu 1 na wejście strobujące S. Podanie

na wej

ście strobujące poziomu 0 powoduje działanie układu zgodnie z podaną poniżej

tabel

ą.

Liczba

Wej

ścia

Wyj

ścia

D C B A a b c d e f g

0 0 0 0 0 0 0 0 0 0 1

0 0 0 1 1 0 0 1 1 1 1

0 0 1 0 0 0 1 0 0 1 0

0 0 1 1 0 0 0 0 1 1 0

0 1 0 0 1 0 0 1 1 0 0

0 1 0 1 0 1 0 0 1 0 0

0 1 1 0 1 1 0 0 0 0 0

0 1 1 1 0 0 0 1 1 1 1

1 0 0 0 0 0 0 0 0 0 0

1 0 0 1 0 0 0 1 1 0 0

1 0 1 0 1 1 1 0 0 1 0

1 0 1 1 1 1 0 0 1 1 0

1 1 0 0 1 0 1 1 1 0 0

1 1 0 1 0 1 1 0 1 0 0

1 1 1 0 1 1 1 0 0 0 0

1 1 1 1 1 1 1 1 1 1 1

Politechnika Cz

stochowska

- 5 -

3.2.5. Demultipleksery.

Demultiplekser pełni funkcj

ę odwrotną do multipleksera, a mianowicie realizuje

funkcj

ę przełączenia sygnału z jednego wejścia na określone jedno z wielu wyjść.

Podobnie jak multiplekser posiada wej

ścia sterujące, wejście strobujące, jedno wejście,

a kilka wyj

ść. W postaci układów scalonych dostępne są np. układy UCY74154N,

74155N. Poni

żej przedstawiono oznaczenie symboliczne oraz tablicę działania

demultipleksera UCY74154N. Na wyj

ściu wybranym przez słowo adresowe pojawia się

stan 0 tylko wtedy, gdy na obu wej

ściach G1 i G2 panuje stan 0. Wejścia G1 i G2

żna połączyć w jedno i traktować jako wejście informacyjne lub jedno z nich stanowi

wej

ście informacyjne, drugie zaś wejście strobujące. Doprowadzenie do wejścia

strobuj

ącego poziomu logicznego 1 powoduje zablokowanie multipleksera. Jeżeli do

wej

ścia strobującego podamy stan logiczny 0 to układ działa według podanej poniżej

tabeli.

D8
D9
D10
D11
D12
D13
D14
D15

UCY74150N

Wej

ścia

Wyj

ście

Adresowe

Strobuj

ące

D10

D11

D12

D13

D14

D15

Politechnika Cz

stochowska

- 6 -

8
9
10
11
12
13
14
15

UCY74154N

Wej

ścia

Wyj

ścia

G1 G2 D C B A 0 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15

0 0 0 0 0 1 1 1 1 1 1 1 1 1 1

0 0 0 1 1 0 1 1 1 1 1 1 1 1 1

0 0 1 0 1 1 0 1 1 1 1 1 1 1 1

0 0 1 1 1 1 1 0 1 1 1 1 1 1 1

0 1 0 0 1 1 1 1 0 1 1 1 1 1 1

0 1 0 1 1 1 1 1 1 0 1 1 1 1 1

0 1 1 0 1 1 1 1 1 1 0 1 1 1 1

0 1 1 1 1 1 1 1 1 1 1 0 1 1 1

1 0 0 0 1 1 1 1 1 1 1 1 0 1 1

1 0 0 1 1 1 1 1 1 1 1 1 1 0 1

1 0 1 0 1 1 1 1 1 1 1 1 1 1 0

1 0 1 1 1 1 1 1 1 1 1 1 1 1 1

1 1 0 0 1 1 1 1 1 1 1 1 1 1 1

1 1 0 1 1 1 1 1 1 1 1 1 1 1 1

1 1 1 0 1 1 1 1 1 1 1 1 1 1 1

1 1 1 1 1 1 1 1 1 1 1 1 1 1 1

X X X X 1 1 1 1 1 1 1 1 1 1 1

Politechnika Cz

stochowska

- 7 -

3.2.6. Przykłady zastosowa

ń.

Sterowanie matrycy 100 diod.

Przy u

życiu dwóch dekoderów 7442 można zbudować układ sterowania matrycowego

100 diod typu LED. Jeden z dekoderów jest sterowany sygnałami odpowiadaj

ącymi

jednostkom, drugi za

ś dziesiątkom liczby dziesiętnej. W danej chwili świeci się tylko

jedna dioda, tj. ta która ma na anodzie wysoki poziom napi

ęcia, a na katodzie niski.

100

UCY7442N

Jednostki

Dziesiatki

Linijka diodowa.

Efektownym zastosowaniem demultipleksera jest układ sterowania diodami typu LED.
Wej

ścia G1 i G2 są połączone z masą co powoduje, że na wybranym przez słowo

adresowe wyj

ściu pojawia się poziom logiczny „0” i sterowana z tego wyjścia dioda

świeci się. Przy sterowaniu cyklicznym wejść adresowych z pewną małą częstotliwością
otrzymamy efekt przemiatania

świecącej diody.

UCY74154N

+5V

16 diod LED

Multiplekserowe przesyłanie informacji.

Politechnika Cz

stochowska

- 8 -

Na poni

ższym rysunku przedstawiono multiplekserowy system przesyłania informacji

cyfrowej zrealizowany przy pomocy 8-bitowego multipleksera i 8-bitowego
demultipleksera. Do wej

ść adresowych obu tych układów przyłączono liczniki

wyzwalane wspólnym sygnałem taktuj

ącym T. Liczniki zliczają cyklicznie 8 kolejnych

impulsów taktuj

ących wyprowadzając na swe wyjścia reprezentację dwójkową liczby

zliczonych impulsów. Po ka

żdej zmianie adresu do wyjścia multipleksera jest

przył

ączone kolejne wejście. W demultiplekserze ten sam adres co w multiplekserze

przył

ącza linię przesyłową do jednego określonego wyjścia.

A B C

Licznik

TAKT

Reset

3.3. Pytania sprawdzaj

ące:

1. Wyja

śnić pojęcia: koder, dekoder, transkoder.

2. Wyja

śnić działanie multipleksera i demultipleksera.

3. Omówi

ć multipleksowane przesyłanie danych.

3.4. Przebieg

ćwiczenia:

Stanowisko do

ćwiczenia zostało podzielone na dwie części.

W pierwszej cz

ęści mamy do dyspozycji: koder 74147 (z kodu „1 z 10” na kod BCD),

dekoder 7442 (z kodu BCD na kod „1 z 10”) i transkoder 7447 (z kodu BCD na kod
7-segmentowy).
Natomiast w cz

ęści drugiej multiplekser 8-bitowy 74151 oraz demultiplekser 8-bitowy

74155. Ponadto w drugiej cz

ęści dostępny jest licznik 74193 potrzebny do

zrealizowania układu multiplekserowanego przesyłania informacji.

Politechnika Cz

stochowska

- 9 -

Przeł

ączanie między obydwoma częściami układu odbywa się poprzez naciśnięcie

przycisku WYBÓR GRUPY. Informacj

ę o tym, który układ jest aktywny daje nam 12

dioda LED: dioda nie

świeci - część pierwsza, dioda świeci - część druga.

Opis pierwszej cz

ęści układu.

Układ dekodera 7442 - wej

ścia układu (ABCD) zostały podłączone do zadajnika,

wykorzystuj

ąc cztery ostatnie przełączniki, wyjścia natomiast podłączone bezpośrednio

do pierwszych 10 diod LED (0

9) monitoruj

ących stany tych wyjść.

Układ kodera 74147 - wej

ścia układu przyłączone są do pierwszych 9 przełączników

zadajnika, natomiast wyj

ścia układu (ABCD) zostały wyprowadzone na listwę krosującą

przez cztery inwertery. Z powodu braku diod, mog

ących monitorować stany wyjść,

wyj

ścia te w trakcie ćwiczenia będziemy łączyli z transkoderem 7447.

Układ transkodera 7447 - wej

ścia układu (ABCD) zostały wyprowadzone na listwę

krosuj

ącą, wyjścia (a

g) poł

ączone bezpośrednio z wyświetlaczem.

Opis drugiej cz

ęści układu.

Układ multipleksera 74151 - wej

ścia układu (0

7) poł

ączone zostały z ośmioma

pierwszymi przeł

ącznikami zadajnika, wejścia ABC i S oraz wyjście O zostały

wyprowadzone na listw

ę krosującą. Dodatkowo wyjście O połączone jest z diodą 8

w celu monitorowania stanu wyj

ścia.

Układ demultipleksera 74155 - wej

ścia ABC i G zostały wyprowadzone na listwę

krosuj

ącą, natomiast wyjścia (0

7) poł

ączono bezpośrednio z diodami LED (diody 0

monitoruj

ącymi stany tych wyjść.

W drugiej cz

ęści układu wyprowadzono dodatkowe wyjście TAKT z przełącznika

taktuj

ącego oznaczonego TAKT, oraz dołączono licznik binarny 7493 z wejściami

i wyj

ściami wyprowadzonymi na listwę krosującą, który będzie pomocny przy układzie

multiplekserowego przesyłania informacji.

Przyst

ępując do ćwiczenia należy nałożyć odpowiednią płytę czołową na układ

uniwersalny. Przed zał

ączeniem zasilania układu ustawiamy, na przełącznikach S3,

numer

ćwiczenia. Przełączniki te powinny być ustawione zgodnie z opisem na płycie

czołowej zamieszczonym obok nich.
Po wł

ączeniu zasilania do pracy gotowa jest pierwsza część układu

Politechnika Cz

stochowska

- 10 -

Badanie dekodera 7442. Posługuj

ąc się czterema ostatnimi przełącznikami zadajnika

ustawiamy słowa wej

ściowe ABCD dekodera odczytując jednocześnie stany wyjść

na diodach LED. Wyniki badania wpisujemy do podanej poni

żej tabeli.

Zakodowana

Wej

ścia

Wyj

ścia

liczba

D C B A 0

0 0 0 0

0 0 0 1

0 0 1 0

0 0 1 1

0 1 0 0

0 1 0 1

0 1 1 0

0 1 1 1

1 0 0 0

1 0 0 1

1 0 1 0

1 0 1 1

Kombinacje 1 1 0 0

zabronione

1 1 0 1

1 1 1 0

1 1 1 1

Badanie transkodera 7447. Korzystaj

ąc z wyjść oznaczonych „1” i „0” zadajemy słowa

wej

ściowe transkodera ABCD zgodnie z poniższą tabelą. Wyjścia układu połączone są

bezpo

średnio z elementami jednej cyfry wyświetlacza LED. Dla każdego słowa

wej

ściowego wpisujemy do tabeli symbol uzyskany na wyświetlaczu.

D C B A D C B A D C B A D C B A

Wej

ści

1 1

Symbol

Wej

ści

1 1

Symbol

Wej

ści

1 1

Symbol

Wej

ści

Symbol

Politechnika Cz

stochowska

- 11 -

Badanie kodera 74147. Z powodu braku czterech wolnych diod wyj

ścia ABCD kodera

nale

ży połączyć przewodami z wejściami transkodera 7447 i z jego wyjść odczytywać

stany odpowiadaj

ące stanom wyjść ABCD kodera 74147. Aby było to poprawne

zanegowane wyj

ścia ABCD połączone zostały przez inwertery. Z uwagi na to, że

wej

ścia enkodera są zanegowane, stanem aktywnym jest stan 0. Na początku należy

ęc wszystkie przełączniki zadajnika wejść 1

9 przeł

ączyć w stan „1”. Następnie

przeł

ączając jeden z nich w stan „0” wyróżniamy jedno z wejść, które ma zostać

zakodowane w kodzie BCD. Symbole odczytane z wy

świetlacza wpisujemy do

poni

ższej tabeli.

1 2 3 4 5 6 7 8 9 1 2 3 4 5 6 7 8 9

Wej

ścia 1 1 1 1 1 1 1 1 1 0 1 1 1 1 1 1 1 1

Symbol

Wej

ścia 1 0 1 1 1 1 1 1 1 1 1 0 1 1 1 1 1 1

Symbol

Wej

ścia 1 1 1 0 1 1 1 1 1 1 1 1 1 0 1 1 1 1

Symbol

Wej

ścia 1 1 1 1 1 0 1 1 1 1 1 1 1 1 1 0 1 1

Symbol

Wej

ścia 1 1 1 1 1 1 1 0 1 1 1 1 1 1 1 1 1 0

Symbol

Przechodzimy do badania drugiej cz

ęści ćwiczenia.

Aby przeł

ączyć układ należy wcisnąć przycisk WYBÓR GRUPY. Zaświecenie się 12

diody LED oznacza przeł

ączenie się układu na część drugą ćwiczenia.

W tej cz

ęści ćwiczenia będziemy badać działanie 8-bitowego multipleksera 74151

i 8-bitowego demultipleksera 74155.
Badanie multipleksera 75151. Wej

ścia multipleksera są połączone z pierwszymi

śmioma przełącznikami zadajnika, za pomocą którego ustalamy jaki poziom logiczny

ędzie panował na poszczególnych wejściach. Wejścia adresowe i wejście strobujące

multipleksera zostały wyprowadzone na listw

ę krosującą. Wyjście zostało połączone z

diod

ą LED nr 8oraz wyprowadzone na listwę krosującą.

Politechnika Cz

stochowska

- 12 -

Na wej

ście strobujące podajemy stan logiczny „1”. Na wejścia sygnałowe podajemy

okre

ślone przez nas stany. Na wejścia adresowe podajemy kolejne adresy wejść

obserwuj

ąć jednocześnie wyjście - 8 diodę LED - i wpisując wyniki do tabeli.

Nast

ępnie na wejście strobujące podajemy stan logiczny „0” i ponownie na wejścia

adresowe podajemy kolejne adresy wej

ść obserwując wyjście i wpisując wyniki do

tabeli.

Wej

ścia

Wyj

ście

Sygnałowe

Adresowe

Strobuj

ące

Badanie demultipleksera 74155. W

ćwiczeniu przygotowany jest multiplekser 8-bitowy

74155. Wej

ścia adresowe oraz wejście danych zostały wyprowadzone na gniazda listwy

krosuj

ącej. Wyjścia natomiast połączono z diodami LED 0

7 monitoruj

ącymi ich stany.

Badanie demultipleksera polegało b

ędzie na przekazaniu poziomu logicznego

wej

ściowego „1” na poszczególne wyjścia. Podawać na wejścia stany logiczne zgodnie

z poni

ższą tabelą, natomiast stany wyjść odczytane z odpowiednich diod LED należy

wpisa

ć do tabeli.

Wej

ścia

Wyj

ścia

Politechnika Cz

stochowska

- 13 -

Multipleksowane przesyłanie danych. W celu wykorzystania multipleksowanego
przesyłania danych nale

ży połączyć ze sobą dwa stoły w sposób jak pokazano

na poni

ższym rysunku.

Na stole pierwszym wykorzystano multiplekser, którego wyj

ście połączono z wejściem

demultipleksera na stole drugim. Oba układy adresowane s

ą przez liczniki binarne 7493

taktowane r

ęcznie wspólnym sygnałem taktującym pochodzącym z przełącznika TAKT

na stole pierwszym i przesyłanym na stół drugi. Na stole pierwszym zadajemy okre

ślone

stany logiczne na wej

ściach multipleksera, przełącznikiem TAKT zadajemy 8 kolejnych

pełnych impulsów taktuj

ących. Na stole drugim spisujemy po każdym z impulsów

taktuj

ących stany logiczne na wyjściach (diody LED).

A B C

Licznik

TAKT

Reset

3.5. Opracowanie

ćwiczenia.

1. Na podstawie symboli odczytanych z wy

świetlacza LED przy badaniu transkodera

7447 okre

ślić poziomy logiczne na wyjściach a

g, wiedz

ąc, że wyświetlacz był

świetlaczem ze wspólną anodą.

2. Na podstawie symboli odczytanych z wy

świetlacza LED przy badaniu kodera 74147

okre

ślić stany wyjść za inwerterami (A’B’C’D’) oraz bezpośrednio na wyjściu

kodera (ABCD).

3. Po badaniu multipleksowanego przesyłania danych zespoły z obu stołów porównuj

wyniki: czy słowo wysłane przez pierwszy stół równa si

ę słowu odebranemu przez

drugi stół.

ĆWICZENIE nr 6

UKŁADY ARYTMETYCZNE cz. I

Poltechnika Cz

ęstochowska

- 2 -

1.1 Cel ćwiczenia.

Celem

ćwiczenia jest zapoznanie się z budową i działaniem sumatorów,

subtraktorów i komparatorów cyfrowych.

1.2 Wprowadzenie.

Układy cyfrowe mog

ą przetwarzać tylko informację binarną, tj.

dwuwarto

ściową. Wynika stąd konieczność przejścia z ogólnie przyjętego

systemu dziesi

ętnego na system binarny. Liczby dziesiętne zazwyczaj

przedstawia si

ę w naturalnym kodzie dwójkowym, w kodzie ósemkowym

(oktalnym), szesnastkowym (heksadecymalnym) lub w kodzie BCD.

żeli przy zapisie liczby binarnej uwzględnia się znak to zapisujemy go

w postaci bitu przed najstarszym bitem liczby. Liczbie dodatniej odpowiada bit
znaku równy 0, dla liczby ujemnej równy 1. Liczby binarne przedstawia si

w zapisach: znak-moduł, uzupełnie

ń do 1 (p.-1), uzupełnień do 2 (p.).

Liczba w postaci znak-moduł. Liczba ujemna daje si

ę łatwo przedstawić,

żeli na najstarszej pozycji zostanie umieszczony bit znaku s. Zero oznacza

liczb

ę dodatnią, a jedynka ujemną. Poprawna interpretacja znaku liczby może

nast

ąpić tylko przy stałej długości słowa. Przykład dla słowa 8-bitowego:

+118

= 0 1 1 1 0 1 1 0

- 118

= 1 1 1 1 0 1 1 0

Liczba w postaci uzupełnienia do dwóch (two’s complement).

Przedstawienie liczby w postaci znak-moduł ma t

ę wadę, że nie ułatwia

dodawania liczb o przeciwnych znakach. W przypadku wyst

ąpienia znaku minus

sumator musi by

ć przestawiony na odejmowanie. Przy zapisie w postaci

uzupełnienia do dwóch nie jest to potrzebne. W zapisie w postaci uzupełnienia do
dwóch najstarszy bit ma wag

ę ujemną. Pozostała część liczby jest normalnym

kodem dwójkowym. Równie

ż w tym zapisie długość słowa musi być stała,

aby mo

żna było jednoznacznie zdefiniować najstarszy bit. W przypadku liczby

dodatniej warto

ść najstarszego bitu wynosi 0. Dla liczby ujemnej bit ten ma

warto

ść 1, bo tylko ta pozycja ma ujemną wagę. Przykład dla słowa 8-bitowego:

+118

= 0 1 1 1 0 1 1 0 = B

- 118

= 1 0 0 0 1 0 1 0 = X

Przej

ście z liczby dodatniej na równą co do modułu liczbę ujemną jest oczywiście

nieco trudniejsze ni

ż przy zapisie znak-moduł. Załóżmy, że liczba dwójkowa B

ma bez bitu znaku długo

ść N. Stąd waga pozycji znaku wynosi -2

. Liczb

ę -B

przedstawia wzór:

-B

= -2

+ X

ąd wartość dodatniej reszty X

X = 2

- B

To wyra

żenie nosi nazwę uzupełnienia do dwóch B

(2)

liczby B

. Mo

żna je łatwo

wyliczy

ć na podstawie B

. Rozwa

żmy największą liczbę, jaką można

przedstawi

ć za pomocą N pozycji. Ma ona wartość 11111......=2

- 1.

Odejmuj

ąc od niej dowolną liczbę dwójkową B

otrzymujemy równie

ż liczbę

Poltechnika Cz

ęstochowska

- 3 -

dwójkow

ą, w której wszystkie bity są negacjami odpowiednich bitów B

. Liczba

taka nazywa si

ę uzupełnieniem do jedności B

(1)

liczby B

. St

ąd mamy:

(1)

= 2

-1 - B

(2)

= B

(1)

+ 1

Zapis liczby dwójkowej w postaci uzupełnienia do dwóch otrzymujemy wi

ęc

przez negacj

ę wszystkich jej pozycji oraz dodanie 1. Przykład 8-bitowej liczby

dwójkowej w uzupełnieniu do dwóch:

118

01110110

uzupełnienie do jedno

ści

10001001

+ 1

uzupełnienie do dwóch

10001010 = - 118

Przej

ście odwrotne:

uzupełnienie do jedno

ści

01110101

+ 1

uzupełnienie do dwóch

01110110 = + 118

Sumatory s

ą układami dodającymi dwie liczby binarne. Najprostszy

przypadek wyst

ępuje wówczas, gdy trzeba dodać dwie liczby jednobitowe.

Aby móc zaprojektowa

ć odpowiedni układ logiczny, należy rozpatrzyć wszystkie

żliwe przypadki i utworzyć tablice funkcji logicznych. Przy dodawaniu dwóch

liczb jednobitowych mog

ą wystąpić następujące przypadki: 0+0=0, 0+1=1,

1+0=1, 1+1=10.

żeli zarówno A, jak i B są jedynkami, przy dodawaniu występuje

przeniesienie do starszej pozycji. Wobec tego sumator musi mie

ć dwa wyjścia:

jedno wyj

ście dla sumy na odpowiadającej sumatorowi pozycji i jedno wyjście

przeniesienia do nast

ępnej pozycji. Dochodząc do tablicy prawdy przedstawionej

na Rys. 1. przydzielamy liczbom A i B zmienne logiczne a

i b

. Przeniesienie

oznaczmy przez c

, a sum

ę jako s

. Otrzymujemy st

ąd funkcje Boole`owskie

w postaci normalnej sumy

a b

oraz

a b

= ⊕

Rys. 1. Tablica prawdy półsumatora.

Rys. 2. Układ półsumatora.

Poltechnika Cz

ęstochowska

- 4 -

Przeniesienie jest iloczynem zmiennych wej

ściowych (funkcja AND),

suma za

ś funkcją nierównoważności (EXOR). Układ, który realizuje te dwie

zale

żności, nazywamy półsumatorem (Rys. 2 ).

W przypadku dodawania liczb dwójkowych wielopozycyjnych półsumator

żna zastosować tylko na najmłodszej pozycji. Na wszystkich pozostałych

trzeba dodawa

ć nie dwa, ale trzy bity z powodu przeniesienia z młodszej pozycji.

W ogólnym przypadku dla ka

żdego bitu jest potrzebny układ logiczny o trzech

wej

ściach a

, b

, c

i-1

oraz dwóch wyj

ściach s

i c

. Układ taki nosi nazw

ę pełnego

sumatora. Mo

żna go zrealizować w sposób pokazany na Rys. 3. za pomocą

dwóch półsumatorów. Tablica prawdy pełnego sumatora jest przedstawiona
na Rys. 4. Funkcje Boole`owskie s

ą następujące

a b

a c

b c

−

oraz

= ⊕ ⊕

−

Aby móc dodawa

ć dwie wielopozycyjne liczby dwójkowe potrzeba

na ka

żdą pozycję jeden pełny sumator. Sumatory wielobitowe można podzielić na

dwójkowe (sumowanie liczb binarnych) i dziesi

ętne (sumowanie liczb

dziesi

ętnych kodowanych dwójkowo). Działanie sumatora może odbywać się

szeregowo (sumowane s

ą kolejne bity dodajnej i dodajnika) lub równolegle

(wszystkie bity sumowane s

ą jednocześnie).

Subtraktor jest układem realizuj

ącym odejmowanie dwu liczb binarnych.

Subtraktor mo

żna nazwać pewnym przypadkiem sumatora ze zmianą a

w funkcji po

życzki. Układy wielobitowe subtraktorów budowane są analogicznie

Rys. 3. Układ pełnego sumatora.

Wejście

Wyjście

i-1

Rys. 4. Tablica prawdy pełnego sumatora.

Poltechnika Cz

ęstochowska

- 5 -

jak odpowiednie sumatory. Praktycznie do budowy wielobitowych układów
odejmuj

ących wykorzystuje się scalone sumatory uzupełnione dodatkowymi

układami wej

ściowymi, wyjściowymi i generującymi znak wyniku.

Komparatory to układy logiczne, które porównuj

ą ze sobą liczby.

Najwa

żniejsze kryteria porównania to A=B, A>B i A<B. Kryterium równości

dwóch liczb dwójkowych to identyczno

ść wszystkich bitów. Komparator

powinien dawa

ć na wyjściu 1 wówczas, gdy dwie porównywane liczby są sobie

równe. W przypadku dwóch liczb 1-bitowych wystarczy u

żyć bramki EXOR.

Bardziej uniwersalne komparatory prócz wykrywania równo

ści wskazują, która

z porównywanych liczb jest wi

ększa. Określa się je mianem komparatora

warto

ści.

Dla utworzenia funkcji logicznych nale

ży skorzystać z przedstawionej

na Rys. 6. tablicy stanu. Na jej podstawie otrzymamy bezpo

średnio układ

realizuj

ący tę funkcję, przedstawiony na Rys. 7.

1.3 Pytania sprawdzaj

ące.

1. Omówi

ć uzupełnienie do dwóch liczb ujemnych.

2. Przedstawi

ć liczby 5, 9, 15, 28, 42 oraz ich uzupełnienie do dwóch.

3. Omówi

działanie

narysowa

sumator

subtraktor 1-bitowy.

4. Dokona

klasyfikacji

sumatorów.

5. Omówi

ć budowę zasadę

działania komparatora 1-
bitowego.

Wejście

Wyjście

i-1

Rys. 5. Tablica prawdy pełnego subtraktora.

A>B

A=B

A<B

Rys. 6. Tablica stanu komparatora 1-bitowego.

Rys. 7. Schemat komparatora 1-bitowego.

Poltechnika Cz

ęstochowska

- 6 -

1.4 Opis układu pomiarowego.

Ćwiczenie składa się z dwóch osobnych części. Na stanowisko

laboratoryjne

nale

ży nałożyć płytę czołową zatytułowaną „Elementy

arytmetyczne cz. I”, a po wykonaniu cz

ęści pierwszej nałożyć płytę „Elementy

arytmetyczne cz. II”. Cz

ęść pierwsza ćwiczenia składa się z układu sumatora-

subtraktora 1-bitowego, komparatora szeregowego oraz układów pomocniczych
takich jak rejestry przesuwne, przerzutnik D oraz rejestr sumy. Na Rys. 8.
przedstawiony jest schemat sumatora-subtraktora 1-bitowego wykorzystywanego
w

ćwiczeniu, a na Rys. 9 schemat komparatora szeregowego. Przełącznik

„Wybór grupy” słu

ży do ustawienia przesuwania rejestrów w prawo lub w lewo

w zale

żności czy jest wykorzystywany sumator czy komparator. Przy pomocy

przeł

ącznika SUB można wykorzystywać układ jako sumator lub subtraktor.

Taktowania dokonuje

ćwiczący przy pomocy przełącznika TAKT. Diody LED,

świetlacze oraz zadajniki zostały wykorzystane zgodnie z opisem na płycie

czołowej.

1.5 Program

ćwiczenia.

Przed rozpocz

ęciem ćwiczenia prowadzący nakłada płytę czołową

na stanowisko laboratoryjne oraz ustawia kod

ćwiczenia na przełączniku

ćwiczeń. Podłącza zasilanie.

Rys. 8. Schemat układu sumatora-subtraktora 1-bitowego.

Rys. 9. Schemat układu komparatora szeregowego.

Poltechnika Cz

ęstochowska

- 7 -

1.5.1 Sumator-subtraktor 1-bitowy.

Zmontowa

ć układ według Rys. 10, wyzerować układ (RESET), ustawić

przeł

ącznikiem „Wybór grupy” numer 0 (na wyświetlaczu W1). Połączyć punkty

E, SUB i C

i-1

ze stanem L. Ustawi

ć na zadajnikach ZA=1100 i ZB 1010. Wcisnąć

przeł

ącznik WPIS i podać jeden impuls zegarowy (TAKT). Następnie wcisnąć

ponownie WPIS i podawa

ć impulsy zegarowe przy pomocy przełącznika TAKT.

Wyniki nale

ży wpisać do Tabela 1 (A

- LED 12, B

- LED 11, S

- LED 10, C

LED 9, C

i-1

- LED 8). Nast

ępnie powtórzyć badanie dla C

i-1

=H.

Tabela 1.

Wejście

Wyjście

Po wykonaniu badania sumatora 1-bitowego nale

ży połączyć punkt SUB

ze stanem H (zał

ączenie substraktora) i dla różnych wartości C

i-1

powtórzy

badanie jak dla sumatora..

1.5.2 Sumator-subtraktor szeregowy.

Zmontowa

ć układ według Rys. 11, wyzerować układ. Połączyć punkt

SUB ze stanem L. Ustawi

ć na zadajnikach ZA=1100 i ZB 1010. Wcisnąć

przeł

ącznik WPIS i podać jeden impuls zegarowy (TAKT). Następnie wcisnąć

ponownie WPIS i podawa

ć impulsy zegarowe przy pomocy przełącznika TAKT.

Podczas taktowania nale

ży zwrócić uwagę na stan wskaźników LED (A

- LED

12, B

- LED 11, S

- LED 10, C

- LED 9, C

i-1

- LED 8). Wynik odczyta

w rejestrze sumy (wy

świetlacze W3 i W2 heksadecymalnie) po odpowiedniej

liczbie impulsów taktuj

ących. Z kolei łącząc punkt SUB ze stanem L

Rys. 10. Układ do badania sumatora-subtraktora 1-bitowego.

Poltechnika Cz

ęstochowska

- 8 -

(sumowanie) lub H (odejmowanie) przeprowadzi

ć następujące działania

arytmetyczne dla dwóch ró

żnych liczb A i dwóch różnych liczb B: A+0=A,

A+B=7, A+B=S, A-0=A, A-B=S (S>0), A-B=S (S<0), 0-B= -B. Przed
wykonaniem ka

żdego działania układ należy wyzerować. Wyniki przedstawić

w Tabela 2. (A - LED0-3, B - LED4-7, S - W3 i W2).

Tabela 2.

Binarnie A

Binarnie B

Działanie

Binarnie S

Hex S

Ilość

A3 A2 A1 A0 B3 B2 B1 B0

S7 S6 S5 S4 S3 S2 S1 S0

Taktów

A+0=A

...

0-B = -B

1.5.3 Akumulacyjny sumator szeregowy.

Zmontowa

ć układ według Rys. 12, wyzerować układ. Połączyć punkt

SUB ze stanem L. Ustawi

ć na zadajniku ZA=0001. Wcisnąć przełącznik WPIS

i poda

ć jeden impuls zegarowy (TAKT). Następnie wcisnąć ponownie WPIS

i podawa

ć impulsy zegarowe przy pomocy przełącznika TAKT. Podczas

taktowania nale

ży zwrócić uwagę na stan wskaźników LED (A

- LED 12,

- LED 11, S

- LED 10, C

- LED 9, C

i-1

- LED 8). Wynik nale

ży odczytać

w rejestrze sumy (wy

świetlacze W3 i W2 heksadecymalnie) po ośmiu impulsach

taktuj

ących. Przed 8 impulsem należy wcisnąć WPIS, na zadajniku ZA zadać

nast

ępny składnik sumowania i podać ósmy takt. Po nim ponownie wcisnąć

WPIS. Z kolei ł

ącząc punkt SUB ze stanem L (sumowanie) lub H (odejmowanie)

przeprowadzi

ć następujące działania arytmetyczne dla dwóch różnych liczb A:

A+A=2A, A

=S, A

-A

=S , A

+...+A

=S oraz własne trzy

działania. Przed wykonaniem ka

żdego działania układ należy wyzerować. Wyniki

przedstawi

ć w Tabela 3 (A - LED0-3, S - W3 i W2).

Rys. 11. Układ sumatora-subtraktora szeregowego.

Poltechnika Cz

ęstochowska

- 9 -

Tabela 3.

Binarnie A

Działanie

Binarnie S

Hex S

Ilość

A3 A2 A1 A0

Taktów

A+0=S

A+S=2A

...

+0=S

...

+S =S

1.5.4 Komparator szeregowy.

Zmontowa

ć układ według Rys. 13, wyzerować układ. Ustawić

na zadajnikach ZA=0011 i ZB=0010. Wcisn

ąć przełącznik WPIS i podać jeden

impuls zegarowy (TAKT). Nast

ępnie wcisnąć ponownie WPIS i podawać

impulsy zegarowe przy pomocy przeł

ącznika TAKT. Podczas taktowania należy

zwróci

ć uwagę na stan wskaźników LED (A

- LED 12, B

- LED 11, A>B -

LED10, A=B - LED 9, A<B - LED 8). Wyniki przedstawi

ć w Tabela 4.

Tabela 4.

A>B

A=B

A<B

TAKT

0011

0010

0
0
1
1

0
0
1
0

1
2
3
4

...

Rys. 12. Układ sumatora akumuluj

ącego.

Poltechnika Cz

ęstochowska

- 10 -

Rys. 13. Układ komparatora szeregowego MSB.

ĆWICZENIE nr 7

UKŁADY ARYTMETYCZNE cz. II

Poltechnika Cz

ęstochowska

- 2 -

1.1 Cel

ćwiczenia.

Celem

ćwiczenia jest zapoznanie się z budową i działaniem scalonych

układów realizuj

ących funkcje arytmetyczne.

1.2 Wprowadzenie.

Najbardziej

rozpowszechnionym

sumatorem

jest

układ

typu

7483.

Monolityczny układ scalony 7483 jest
czterobitowym

sumatorem

dwójkowym równoległym

przeniesieniem równoległym. Sumator ma
wyj

ścia sumy z każdego bitu oraz wyjście

przeniesienia (C4) z ostatniego bitu.
Posiada

równie

wej

ście

(C0)

przeniesienia z poprzedniej pozycji na
pierwszy bit sumatora. Symbol sumatora 7483 przedstawiono na Rys. 1.

Scalonym

komparatorem

jest układ typu 7485. Układ ten
jest

komparatorem

wielko

ści

dwóch

liczb

dwójkowych

czterobitowych

żliwością

okre

ślania, która z liczb jest

ększa.

Ten

uniwersalny

komparator ma wej

ścia liczb

porównywanych A3,A2,A1,A0 i
B3,B2,B1,B0

oraz

wej

ścia i

wyj

ścia kaskadowe A<B, A=B, A>B (odpowiednio IO, IE , IL i ALB, AEB,

AGB), umo

żliwiające tworzenie układów porównujących liczby o większej

liczbie bitów ni

ż cztery.

1.3 Pytania sprawdzaj

ące.

1. Sklasyfikowa

ć scalone sumatory i komparatory.

1.4 Opis układu pomiarowego.

ęść druga ćwiczenia składa się z pięciu sumatorów scalonych typu

7483, komparatora scalonego typu 7485 oraz układu kombinacyjnego.
Przeł

ącznikami SEL1 i SEL0 binarnie zadaje się numer układu pomiarowego.

Elementy składowe (sumatory, komparator itd.) zostały poł

ączone wewnętrznie w

cztery układy pomiarowe, bez mo

żliwości ingerencji w połączenia ze strony

ćwiczącego. Diody LED, wyświetlacze oraz zadajniki zostały wykorzystane
zgodnie z opisem na płycie czołowej.

Rys. 1. Symbol sumatora 7483.

Rys. 2. Symbol komparatora 7485.

Poltechnika Cz

ęstochowska

- 3 -

1.5 Program

ćwiczenia.

Przed rozpocz

ęciem ćwiczenia prowadzący nakłada płytę czołową

na stanowisko laboratoryjne oraz ustawia kod

ćwiczenia na przełączniku

ćwiczeń. Podłącza zasilanie.

1.5.1 Sumator równoległy typu 7483.

Przed rozpocz

ęciem dalszej części ćwiczenia prowadzący zmienia płytę

czołow

ą na „Elementy arytmetyczne cz.II”, ustawia kod ćwiczenia

na przeł

ączniku ćwiczeń. Podłącza zasilanie.

Zaznajomi

ć się z układem według Rys. 3, wyzerować układ (RESET),

ustawi

ć binarnie przełącznikami „Wybór grupy” numer 0 (na wyświetlaczu W3).

Ustawi

ć na zadajnikach ZK=1100 i ZY=1010 oraz ZX0=0. Wyniki należy wpisać

do Tabela 1. Nast

ępnie powtórzyć badanie dla ZX0=1. Powtórzyć całość dla

własnych czterech liczb ZY i ZK.

Tabela 1.

ZX0

1100

1010

...

Rys. 3. Sumator równoległy typu 7483.

Poltechnika Cz

ęstochowska

- 4 -

1.5.2 Sumator BCD.

Zaznajomi

ć się z układem według Rys. 4, wyzerować układ, ustawić

binarnie przeł

ącznikami „Wybór grupy” numer 1 (na wyświetlaczu W3). Ustawić

na zadajnikach ZK=0100 i ZY=0111. Wyniki nale

ży wpisać do Tabela 6.6.

Powtórzy

ć całość dla własnych czterech liczb ZY i ZK.

Tabela 2.

LED3 LED2 LED1 LED0 LED4 LED5 LED6

0100 0111

...

1.5.3 Komparator równoległy typu 7485.

Zaznajomi

ć się z układem według Rys. 5, wyzerować układ, ustawić

binarnie przeł

ącznikami „Wybór grupy” numer 2 (na wyświetlaczu W3). Ustawić

na zadajnikach ZX=0110 i ZY=0111. Zadajnikiem ZK nale

ży ustawić

przeniesienie z poprzedniej sekcji komparatora np. ZK=000. Wyniki nale

ży

wpisa

ć do Tabela 3. Powtórzyć całość dla własnych pięciu liczb ZY i ZX oraz

ró

żnych przeniesień ZK.

Tabela 3.

ZK0

ZK1

ZK2

A<B

A=B

A>B

0110

0111

...

Rys. 4. Schemat sumatora BCD.

Rys. 5. Komparator równoległy typu 7485.

Poltechnika Cz

ęstochowska

- 5 -

1.5.4 Mno

żarka 4bity*4bity.

Zaznajomi

ć się z układem według Rys. 6., wyzerować układ, ustawić

binarnie przeł

ącznikami „Numer układu” numer 3 (na wyświetlaczu W3).

Ustawi

ć na zadajnikach ZX=0110, ZY=0111 i ZK=0000. Wyniki należy wpisać

do Tabela 4. Wej

ść C0 każdego sumatora nie należy traktować jako przeniesienie

z poprzedniej pozycji, lecz jako wł

ączanie lub wyłączanie dodawania (gdy C0=0,

wtedy S=A+0; gdy C0=1, wtedy S=A+B). Powtórzy

ć całość dla własnych pięciu

liczb ZY, ZX i ZK.

Tabela 4.

LED8

LED9

LED10

0100 0111 0000

...

1.6 Opracowanie

ćwiczenia.

Przeanalizowa

ć otrzymane w tabelach wyniki. Ocenić poprawność

wykonywanych działa

ń. Przeanalizować działanie sumatora-subtraktora oraz

komparatora szeregowego. Wyci

ągnąć odpowiednie wnioski z ćwiczenia.

Zaprojektowa

ć inne rozwiązanie mnożarki (np. szeregowej).

Rys. 6. Schemat logiczny mno

żarki 4-bitowej.

ĆWICZENIE nr 8

ZASTOSOWANIE UKŁADÓW

CYFROWYCH

OLTECHNIKA

ĘSTOCHOWSKA

- 2 -

1.1 Cel

ćwiczenia.

Celem

ćwiczenia jest zapoznanie się z możliwościami wykorzystania

elementów cyfrowych do tworzenia funkcjonalnych układów elektronicznych.

1.2 Wprowadzenie

Cyfrowe przetwarzanie i przechowywanie informacji wyró

żnia się

wieloma zaletami w porównaniu z technik

ą analogową. Są to przede wszystkim

nast

ępujące właściwości:

- du

ża dokładność przetwarzania;

- łatwo

ść przechowywania informacji wyrażonej w postaci dwójkowej;

- łatwo

ść realizacji systemów cyfrowych.

Systemy cyfrowe w odró

żnieniu od analogowych charakteryzują się dużą

regularno

ścią budowy, tj. zawierają dużą liczbę powtarzających się podzespołów,

które s

ą dostępne w postaci układów scalonych lub tworzą powtarzalną strukturę

wewn

ętrzną układów scalonych o większym stopniu scalenia. Konstruktor

systemu cyfrowego dysponuje bogatym asortymentem układów cyfrowych
scalonych, pocz

ąwszy od podstawowych bramek logicznych, a skończywszy

na pami

ęciach i układach mikroprocesorowych. Zapewnia to dużą elastyczność

projektowania.

Na Rys. 1.1 przedstawiono schemat

blokowy

typowego

urz

ądzenia cyfrowego.

Składa si

ę ono z układów przetwarzania

i przechowywania informacji oraz wej

ściowych

i wyj

ściowych układów sprzęgających. Sygnały

wej

ściowe mogą pochodzić z różnych obiektów,

na przykład z przeka

źnika w aparaturze

kontrolnej (sygnał cyfrowy o dwóch poziomach
dyskretnych) lub z termoelementu (sygnał
analogowy), czy te

ż z układów i urządzeń

przeznaczonych do wprowadzania informacji.
Sygnały wej

ściowe mogą mieć postać analogową

lub cyfrow

ą, przy czym w przypadku sygnałów

analogowych

zachodzi

konieczno

ść ich

przetwarzania do postaci cyfrowej za pomoc

przetwornika a/c.

Nast

ępny etap wprowadzania informacji

standaryzacja

wszystkich

sygnałów

wej

ściowych do postaci akceptowanej przez

układy przetwarzania i przechowywania tych

informacji. Standaryzacja ta odbywa si

ę za pośrednictwem wejściowych układów

sprz

ęgających i może przykładowo dotyczyć translacji poziomów napięć

sygnałów, separacji galwanicznej itp.

Układ przetwarzania i przechowywania informacji mo

że mieć sztywną

konfiguracj

ę układową lub też może być układem programowanym. Wytworzone

Wej

ściowe układy

sprz

ęgające

Wyj

ściowe układy

sprz

ęgające

Układy przetwarzania,

przechowywania informacji

A/C

C/A

Sygnały

cyfrowe analogowe

Sygnały

cyfrowe analogowe

Rys. 1.1. Schemat blokowy

typowego urz

ądzenia

cyfrowego.

OLTECHNIKA

ĘSTOCHOWSKA

- 3 -

w tym układzie sygnały cyfrowe s

ą podawane, przez wyjściowe układy

sprz

ęgające, do wskaźników i układów wykonawczych. W wyjściowych

układach sprz

ęgających następuje przetworzenie sygnałów cyfrowych do postaci

akceptowanej przez odbiorniki tych sygnałów. Je

żeli odbiornik wymaga sygnału

w postaci analogowej, to konieczne jest wł

ączenie na wyjściu przetwornika c/a.

1.2.1 Transmisja szeregowa

Konwertery umo

żliwiające równoległe wprowadzanie informacji i jej

szeregowe wyprowadzenie lub szeregowe wprowadzanie i równoległe
wyprowadzanie znajduj

ą zastosowanie w wielu układach elektronicznych.

Na przykład mog

ą być stosowane do zmiany informacji równoległej z klawiatury

na posta

ć szeregową lub do szeregowej transmisji informacji pomiędzy

systemami cyfrowymi.

Na Rys. 1.2. przedstawiono schemat blokowy realizacji transmisji

szeregowej jednokierunkowej. Je

żeli założymy, że sygnałem wejściowym jest

słowo 8-bitowe to jako rejestr typu PISO mo

żna wykorzystać uniwersalny rejestr

przesuwaj

ący 74198. Spełnia on wszystkie funkcje potrzebne do projektowania

urz

ądzeń lub systemów cyfrowych, a mianowicie:

- wprowadzanie równoległe,
- przesuwanie w prawo,
- przesuwanie w lewo,
- blokada zegara.
Rejestr ma równoległe wej

ścia i wyjścia, szeregowe wejścia dla przesuwania

w prawo i w lewo, wej

ścia rodzaju pracy oraz asynchroniczne i niezależne

od innych wej

ść - wejście zerowania.

Transmisja szeregowa wymaga w zasadzie jedynie linii dwuprzewodowej,

lecz problemy jakie wynikaj

ą z synchronizacji układów taktowania części

nadawczej i cz

ęści odbiorczej, skłaniają projektantów do wyprowadzenia jeszcze

jednego przewodu - przewodu zegarowego (Rys. 1.2). W tym wypadku wystarczy
działanie tylko jednego układu taktowania, nadajnika lub odbiornika.

Informacja przesyłana w postaci sygnału cyfrowego mi

ędzy układami

lub urz

ądzeniami jest narażona na zakłócenia. Zakłócenia mogą pochodzić

źródeł zewnętrznych emitujących falę elektromagnetyczną lub powodujących

stany nieustalone. Przyczyn

ą zakłóceń mogą być też przesłuchy powstające

Układ

taktowania

Rejestr

PISO

Rejestr

SIPO

Układ

taktowania

Nadajnik

Odbiornik

Wejścia

Wyjścia

Linia zegarowa

Linia transmisyjna

Rys. 1.2. Schemat blokowy realizacji transmisji szeregowej.

OLTECHNIKA

ĘSTOCHOWSKA

- 4 -

ędzy przewodami przenoszącymi sygnały użytkowe lub odbicia w torach

przesyłania. Przy przesyłaniu sygnałów cyfrowych na krótkie odległo

ści tor

przesyłowy ma charakter linii niesymetrycznej w postaci

ścieżki drukowanej

lub przewodu. W celu zminimalizowania wpływu zakłóce

ń, takie połączenia

powinny by

ć w miarę możliwości jak najkrótsze. Przy większych odległościach

wyst

ępują zjawiska charakterystyczne dla linii długich.

Zmniejszenie wpływu zakłóce

ń w liniach niesymetrycznych, a taki

charakter ma wi

ększość połączeń w układach elektronicznych, można uzyskać

przez zastosowanie cz

ęściowego ich ekranowania, przez skręcenie pary

przewodów lub pełne ekranowanie z wykorzystaniem przewodu współosiowego.

Dodatkowe zmniejszenie zakłóce

ń uzyskuje się przez galwaniczną

separacj

ę obwodów nadajnika i odbiornika – brak wspólnej masy.

1.3 Pytania sprawdzaj

ące.

1. Wymie

ń wady i zalety cyfrowego przetwarzania informacji.

2. Przeanalizuj schemat blokowy typowego urz

ądzenia cyfrowego.

3. Omów sposób realizacji transmisji szeregowej jednokierunkowej.
4. Wymie

ń sposoby eliminacji zakłóceń w linii transmisyjnej.

1.4 Opis układu pomiarowego.

Ćwiczenie składa się z dwóch osobnych części. Na stanowisko

laboratoryjne nale

ży nałożyć płytę czołową zatytułowaną „Zastosowanie układów

cyfrowych cz. I”, Cz

ęść pierwsza ćwiczenia służy do prezentacji transmisji

szeregowej jedno i dwukierunkowej. Na ka

żdym stanowisku do wykorzystania

jest układ nadajnika i układ odbiornika.

Nadajnik składa si

ę z rejestru uniwersalnego typu 74198, układu wyboru

zegara oraz układy zegarowego. Przeł

ącznik WA służy do wybierania źródła

taktowania (zegar nadajnika lub zegar zewn

ętrzny), przełącznik RODZ_A

ustawia sposób taktowania (r

ęczne przełącznikiem TAKT_A lub automatyczne

1Hz z impulsem startowym START_A). Do wpisywania danych do rejestru słu

ży

przeł

ącznik WPIS.

Odbiornik składa si

ę z rejestru przesuwającego typu 74164, układu

wyboru zegara oraz układy zegarowego. Przeł

ącznik WB służy do wybierania

źródła taktowania (zegar odbiornika lub zegar zewnętrzny), przełącznik
RODZ_B ustawia sposób taktowania (r

ęczne przełącznikiem TAKT_B

lub automatyczne 1Hz z impulsem startowym START_B). Do realizacji
transmisji dwukierunkowej słu

ży przełącznik TRAN_C, który powoduje

podł

ączenie wyjścia nadajnika oraz wejścia odbiornika na jednym stanowisku

laboratoryjnym z dwukierunkowym buforem C. Diody LED, wy

świetlacze oraz

zadajniki zostały wykorzystane zgodnie z opisem na płycie czołowej.

1.5 rzebieg

ćwiczenia.

OLTECHNIKA

ĘSTOCHOWSKA

- 5 -

Przed rozpocz

ęciem ćwiczenia prowadzący nakłada płytę czołową

na stanowisko laboratoryjne oraz ustawia kod

ćwiczenia na przełączniku

ćwiczeń. Podłącza zasilanie.

1.5.1 Transmisja szeregowa jednokierunkowa.

Zmontowa

ć układ według Rys. 1.3, wyzerować układ (RESET).

Przeł

ączniki WA, WB, TRAN_C ustawić w stan niski. Dla stanowiska

nadawczego ustawi

ć na zadajniku ZA=10101010. Wcisnąć przełącznik WPIS

i poda

ć jeden impuls zegarowy (TAKT_A). Następnie wcisnąć ponownie WPIS

i podawa

ć impulsy zegarowe przy pomocy przełącznika TAKT_A. Odbiornik

stanowiska odbiorczego powinien by

ć taktowany przełącznikiem TAKT_B tuż

po ka

żdym przełączeniu taktu w nadajniku. Wyniki należy wpisać do Tabela 1.1

(A- zadajnik, A - W3,W2 hex, B- W1, W0 hex). Nast

ępnie powtórzyć badanie

dla pi

ęciu różnych liczb A.

Tabela 1.1.

Nadajnik

Odbiornik

A bin

A hex

B hex

B bin

Ilo

ść błędów

10101010

...

Zmontowa

ć układ według Rys. 1.4, wyzerować układ (RESET).

Przeł

ączniki odbiornika WA, TRAN_C ustawić w stan niski, a WB w stan

wysoki, natomiast przeł

ączniki nadajnika WA, WB, TRAN_C ustawić w stan

Nadajnik

Odbiornik

WEA

ZEGA

Out

Rejestr

Wybór zegara

Zegar

TRANC

A7-0

WPIS

WEB

ZEGB

Rejestr

Wybór zegara

Zegar

TRANC

W1, W0

Rys. 1.3. Transmisja szeregowa jednokierunkowa z osobnymi zegarami.

Nadajnik

Odbiornik

WEA

ZEGA

Out

Rejestr

Wybór zegara

Zegar

TRANC

A7-0

WPIS

WEB

ZEGB

Rejestr

Wybór zegara

Zegar

TRANC

W1, W0

Rys. 1.4. Transmisja jednokierunkowa ze wspólnym zegarem nadajnika.

OLTECHNIKA

ĘSTOCHOWSKA

- 6 -

niski. Dla stanowiska nadawczego ustawi

ć na zadajniku A=10101010. Wcisnąć

przeł

ącznik WPIS i podać jeden impuls zegarowy (TAKT_A). Następnie wcisnąć

ponownie WPIS i podawa

ć impulsy zegarowe przy pomocy przełącznika

TAKT_A. Wyniki nale

ży wpisać do Tabela 1.1 (A- zadajnik, A - W3,W2 hex,

B-W1, W0 hex). Nast

ępnie powtórzyć badanie dla pięciu różnych liczb A.

Zmontowa

ć układ według Rys. 1.5, wyzerować układ (RESET).

Przeł

ączniki nadajnika WB, TRAN_C ustawić w stan niski, a WA w stan wysoki,

natomiast przeł

ączniki odbiornika WA, WB, TRAN_C ustawić w stan niski..

Dla stanowiska nadawczego ustawi

ć na zadajniku A=10101010. Wcisnąć

przeł

ącznik WPIS i podać jeden impuls zegarowy (TAKT_A). Następnie wcisnąć

ponownie WPIS. Odbiornik stanowiska odbiorczego powinien by

ć taktowany

przeł

ącznikiem TAKT_B. Wyniki należy wpisać do Tabela 1.1 (A- zadajnik,

A - W3,W2 hex, B - W1, W0 hex). Nast

ępnie powtórzyć badanie dla pięciu

ró

żnych liczb A.

1.5.2 Transmisja szeregowa dwukierunkowa.

Zmontowa

ć układ według Rys. 1.6, wyzerować układ (RESET).

Przeł

ączniki WA, WB, TRAN_C ustawić w stan niski. Dla każdego stanowiska

nadawczego ustawi

ć na zadajniku A=10101010. Wcisnąć przełącznik WPIS

Nadajnik

Odbiornik

WEA

ZEGA

Out

Rejestr

Wybór zegara

Zegar

TRANC

A7-0

WPIS

WEB

ZEGB

Rejestr

Wybór zegara

Zegar

TRANC

W1, W0

Rys. 1.5. Transmisja jednokierunkowa ze wspólnym zegarem odbiornika.

Stanowisko I

Stanowisko II

WEA

ZEGA

Out

Rejestr

Wybór zegara

Zegar

TRANC

A7-0

WPIS

WEB

ZEGB

Rejestr

Wybór zegara

Zegar

TRANC

W1, W0

WEB

ZEGB

Rejestr

Wybór zegara

Zegar

TRANC

W1, W0

WEA

ZEGA

Out

Rejestr

Wybór zegara

Zegar

TRANC

A7-0

WPIS

Odbiornik

Nadajnik

Rys. 1.6. Transmisja dwukierunkowa rozdzielna z osobnymi zegarami.

OLTECHNIKA

ĘSTOCHOWSKA

- 7 -

i poda

ć jeden impuls zegarowy (TAKT_A). Następnie wcisnąć ponownie WPIS

i podawa

ć impulsy zegarowe przy pomocy przełącznika TAKT_A. Odbiornik

stanowiska ka

żdego odbiorczego powinien być taktowany przełącznikiem

TAKT_B tu

ż po każdym przełączeniu taktu w nadajniku. Wyniki należy wpisać

do Tabela 1.1 osobno dla ka

żdego kierunku (A- zadajnik, A - W3,W2 hex,

B - W1, W0 hex). Nast

ępnie powtórzyć badanie dla pięciu różnych liczb ZA.

Zmontowa

ć układ według Rys. 1.7, wyzerować układ (RESET).

Przeł

ączniki WA, TRAN_C ustawić w stan niski, a WB w stan wysoki.

Dla ka

żdego stanowiska nadawczego ustawić na zadajniku A=10101010.

Wcisn

ąć przełącznik WPIS i podać jeden impuls zegarowy (TAKT_A).

Nast

ępnie wcisnąć ponownie WPIS i podawać impulsy zegarowe przy pomocy

przeł

ącznika TAKT_A.. Wyniki należy wpisać do Tabela 1.1 osobno dla każdego

Stanowisko I

Stanowisko II

WEA

ZEGA

Out

Rejestr

Wybór zegara

Zegar

TRANC

A7-0

WPIS

WEB

ZEGB

Rejestr

Wybór zegara

Zegar

TRANC

W1, W0

WEB

ZEGB

Rejestr

Wybór zegara

Zegar

TRANC

W1, W0

WEA

ZEGA

Out

Rejestr

Wybór zegara

Zegar

TRANC

A7-0

WPIS

Odbiornik

Nadajnik

Rys. 1.7. Transmisja dwukierunkowa rozdzielna

ze wspólnymi zegarami nadajników.

Stanowisko I

Stanowisko II

WEA

ZEGA

Out

Rejestr

Wybór zegara

Zegar

TRANC

A7-0

WPIS

WEB

ZEGB

Rejestr

Wybór zegara

Zegar

TRANC

W1, W0

WEB

ZEGB

Rejestr

Wybór zegara

Zegar

TRANC

W1, W0

WEA

ZEGA

Out

Rejestr

Wybór zegara

Zegar

TRANC

A7-0

WPIS

Odbiornik

Nadajnik

Rys. 1.8. Transmisja dwukierunkowa rozdzielna

ze wspólnym zegarem nadajnika.

OLTECHNIKA

ĘSTOCHOWSKA

- 8 -

kierunku (A- zadajnik, A - W3,W2 hex b - W1, W0 hex). Nast

ępnie powtórzyć

badanie dla pi

ęciu różnych liczb A.

Zmontowa

ć układ według Rys. 1.8, wyzerować układ (RESET).

Przeł

ączniki stanowiska I WA, TRAN_C ustawić w stan niski, a WB w stan

wysoki, natomiast przeł

ączniki stanowiska II WA, WB ustawić w stan wysoki,

a TRAN_C w stan niski. Dla ka

żdego stanowiska nadawczego ustawić

na zadajniku A=10101010. Wcisn

ąć przełącznik WPIS i podać jeden impuls

zegarowy (TAKT_A). Nast

ępnie wcisnąć ponownie WPIS i podawać impulsy

zegarowe przy pomocy przeł

ącznika TAKT_A na stanowisku I. Wyniki należy

wpisa

ć do Tabela 1.1 osobno dla każdego kierunku (A- zadajnik, A - W3,W2 hex

B - W1, W0 hex). Nast

ępnie powtórzyć badanie dla pięciu różnych liczb A.

Zmontowa

ć układ według Rys. 1.9, wyzerować układ (RESET).

Przeł

ączniki stanowiska I WB, TRAN_C ustawić w stan wysoki, a WA w stan

niski, natomiast przeł

ączniki stanowiska II WA, WB, TRAN_C ustawić w stan

wysoki. Dla ka

żdego stanowiska nadawczego ustawić na zadajniku A=10101010.

Wcisn

ąć przełącznik WPIS i podać jeden impuls zegarowy (TAKT_A).

Nast

ępnie wcisnąć ponownie WPIS i podawać impulsy zegarowe przy pomocy

przeł

ącznika TAKT_A na stanowisku I. Wyniki należy wpisać do Tabela 1.1

osobno dla ka

żdego kierunku (A- zadajnik, A - W3,W2 hex b - W1, W0 hex).

Nast

ępnie powtórzyć badanie dla pięciu różnych liczb A.

Przyciski Start_A i Start_B słu

żą do uruchamiania i zatrzymywania zegarów A i

1.6 Opracowanie ćwiczenia.

Przeanalizowa

ć uzyskane wyniki transmisji szeregowej. Zaproponować

schemat układu cyfrowego realizuj

ącego transmisję szeregową jednokierunkową

słów 16 i 32 bitowych (zastosowa

ć odpowiednie rejestry serii 74xx).

Zaprojektowa

ć schemat układu cyfrowego realizującego transmisję szeregową

Stanowisko I

Stanowisko II

WEA

ZEGA

Out

Rejestr

Wybór zegara

Zegar

TRANC

A7-0

WPIS

WEB

ZEGB

Rejestr

Wybór zegara

Zegar

TRANC

W1, W0

WEB

ZEGB

Rejestr

Wybór zegara

Zegar

TRANC

W1, W0

WEA

ZEGA

Out

Rejestr

Wybór zegara

Zegar

TRANC

A7-0

WPIS

Odbiornik

Nadajnik

Rys. 1.9. Transmisja dwukierunkowa wspólna.

OLTECHNIKA

ĘSTOCHOWSKA

- 9 -

dwukierunkow

ą słów 64-bitowych. Opracować zastosowanie scalonych

nadajników i odbiorników linii.

BRAMKI LOGICZNE

W artykule tym zaznajomimy się z bramkami logicznymi – podstawowym materiałem budulcowym w
elektronice cyfrowej. Wyróżniamy dwa stany na bramce 1 i 0. 1 to napięcie powyżej 2,7V (prościej 5V), a 0
to poniżej 2,7V.

Bramka NOT

Zwykłe przeczenie (negacja). Jak ustawimy na jej wejściu 1 to da na wyjściu 0 i odwrotnie.

Wejście

Wyjście

Bramka AND

(iloczyn logiczny)

Najprościej mówiąc możemy pomnożyć sobie pierwsze wejście i drugie. Wyjdzie nam stan na wyjściu.

Wejście 1

Wejście 2

Wyjście

Bramka NAND

(negacja iloczynu)

Odwrotnie do AND'a

Wejście 1

Wejście 2

Wyjście

Bramka OR

(suma logiczna)

Sumujemy pierwsze i drugie wejście :)

Wejście 1

Wejście 2

Wyjście

Bramka NOR

(negacja sumy)

Odwrotnie do OR.

Wejście1

Wejście 2

Wyjście

Bramka ex-or

Mało kiedy ta bramka jest wykorzystywana.

Wejście 1

Wejście 2

Wyjście

Bramka ex-nor

Odwrotnie do ex-or

Wejście 1

Wejście 2

Wyjście

Wyszukiwarka

Podobne podstrony:
Bramki logiczne 3 id 92812 Nieznany (2)
cw5 bramki logiczne id 123545 Nieznany
bramki logiczne id 92813 Nieznany (2)
BRAMKI LOGICZNE2 id 92822 Nieznany
EEPodstawowe bramki logiczne id Nieznany
kmd prawa logiczne id 236768 Nieznany
BLEDY LOGICZNE id 75111 Nieznany (2)
podzial logiczny id 369313 Nieznany
kmd prawa logiczne id 236768 Nieznany
Lab 8 (Bramki logiczne)id 10528
analizator stanow logicznych id Nieznany (2)
logicz mysl id 271908 Nieznany
Abolicja podatkowa id 50334 Nieznany (2)
4 LIDER MENEDZER id 37733 Nieznany (2)
katechezy MB id 233498 Nieznany

więcej podobnych podstron