1. A.Skorupski „Podstawy budowy i działania komputerów” (Warszawa 2000)
2. J.Biernat „Architektura komputerów” (Wrocław 2001)
3. K.Wojtuszkiewicz „Urządzenia techniki komputerowej – część I” (Warszawa

1999)

4. K.Wojtuszkiewicz „Urządzenia techniki komputerowej – część II” (Warszawa

2000)

5. W.Stallings „Organizacja i architektura systemu komputerowego” (Warszawa

2000)

6. B.Chalk „Organizacja i architektura komputerów” (Warszawa 1998)
7. P.Metzger, A.Jełowicki „Anatomia PC” Helion 1997

http://physics.uwb.edu.pl/labfiz/laboratorium.html

wykład 1. Wstęp

wykład 2. Kombinacyjne układy
cyfrowe

A

B

C

S

0

0

0

0

0

1

0

1

1

0

0

1

1

1

1

0

A
B

S

C

Schemat logiczny

tablica stanów

symbol

graficzny

Σ

A B

S

C

Rys 2.1. Sumator

Σ

A B

S

C

i+1

C

i

0

1

0

1

1

0

1

0

00 01 11
10

0

1

A

i

B

i

C

i

0

0

1

0

0

1

1

1

00 01 11
10

0

1

A

i

B

i

C

i

C

i+1

Y

i+1

Y

i

= A

i

+ B

i

+ C

i

C

i+1

= A

i

B

i

+ A

i

C

i

+ B

i

C

i

Układ realizuje dodawanie trzech
bitów

Rys 2.2. Sumator jednobitowy

A
B

A > B

Schemat logiczny

symbol graficzny

II

I

A
B

A>B
A=B
A<B

A = B

A < B

Rys 2.3. Komparator

dekoder trzywejściowy

E

x

0

x

1

x

2

y

0

y

7

koder
trzybitowy

E

y

0

y

1

y

2

x

0

x

7

EO
GS

PE

Rys 2.4. Dekoder/Koder

Multiplekser 4-bitowy
(4x1)

E S

0

S

1

y

x

0

x

3

Demultiplekser 4-bitowy
(1x4)

E S

0

S

1

X

y

0

y

3

Rys 2.5. Multiplekser

wykład 3.

Sekwencyjne układy

cyfrowe

schemat logiczny

tablica prawdy symbol

graficzny

R

S

Q

Q

wyjście
proste

wyjście
zanegowan
e

R

S Q

n+1

0

0

Q

n

0

1

1

1

0

0

1

1

-

- stan zabroniony

Q

Q

R

S

Rys 3.1. Przerzutnik RS (asynchroniczny)

schemat logiczny

wykres czasowy symbol

graficzny

R

CLK

S

Q

Q

R

S

Q

Q

CLK

S

S

R

R

Q

Q

CLK

CLK

Rys 3.2. Przerzutnik RS (synchroniczny)

tablica prawdy symbol
graficzny

J

K Q

n+1

0

0

Q

n

0

1

0

1

0

1

1

1

Q

n

J

K

Q

Q

CLK

Rys 3.3. Przerzutnik JK

schemat logiczny

tablica prawdy symbol

graficzny

D

CLK

Q

Q

D

CLK

Q

n+1

0

0

Q

n

0

1

0

1

0

Q

n

1

1

1

D

CLK

S

R

Q

Q

CLK

Rys 3.4. Przerzutnik D

schemat logiczny

tablica prawdy symbol

graficzny

T

Q

n+1

0

Q

n

1

Q

n

T

CLK

Q

Q

T

CLK

J

K

Q

Q

CLK

Rys 3.5. Przerzutnik T

we

ENABL

E

wy

0

1

0

1

1

1

x

0

z

we

wy

Symbol graficzny

ENABLE

z – stan wysokiej impedancji

Tablica prawdy

Rys 3.6. Bramki trójstanowe

rejestr
czterobitowy

D

1

D

2

D

3

D

4

CLK
CLR
PRS

REJESTR

Q

1

Q

2

Q

3

Q

4

Q

1

Q

2

Q

3

Q

4

D

1

D

2

D

3

D

4

PRS

CLK
CLR

P

1

P

2

P

3

P

4

Odczyt i zapis odbywają się w sposób
równoległy.

Rys 3.7. Rejestry

0 0 0 0 0 0
1 1 0
0 0 0 0 0
1 0 0 0 0
0 0 1 0 0
0 0 0 0 1 1
0 0 0 0 0
0

we stan
wy

Q

1

Q

2

Q

3

Q

4

WE

CLK

P

1

P

2

P

3

P

4

WY

Rys 3.8. Rejestr przesuwający

CEP
CET
CLK
LD
CLR

licznik
czterobitowy

TC

Q

0

Q

1

Q

2

Q

3

D

0

D

1

D

2

D

3

CEP – wejście umożliwiające
zliczanie

CET – umożliwiające przeniesienia

TC – służy do łączenia liczników

LD – wejście sterujące

Rys 3.9. Liczniki

- Licznik następnikowy – kolejność stanów w kodzie binarnym zmienia się
od 0 do 7

T

CK

Q

Q

CLK

Q

1

Q

2

Q

3

T

CK

Q

Q

T

CK

Q

Q

T

CK

Q

Q

CLK

Q

1

Q

2

Q

3

- Licznik poprzednikowy– kolejność stanów w kodzie binarnym zmienia się
od 7 do 0

T

CK

Q

Q

T

CK

Q

Q

Rys 3.10. Liczniki

wykład 4.

Mikroprocesor

Rys 4.1. System mikroprocesorowy

CPU

ROM
RAM

I/O

AB

DB

CB

ALU

EU

CU

- jednostka
wykonawcza

- jednostka sterująca

dane

progra
m

IR

D

Układ

sterowani

a

wynik

zewn. sygnały ster.

rejestry

A

F

B

C

D

E

H

L

Rys 4.2. Schemat blokowy
mikroprocesora

pobrani

e

rozkazu

wysłani

e

adresu

rozkazu

dekodo-

wanie

rozkazu

obliczeni

e adresu

argumen

tuI

obliczeni

e adresu

argumen

tuII

pobranie
argumen

tuI

pobranie
argumen

tuII

wykonan

ie

rozkazu

zapis

wyniku

obliczeni

e adresu

przezna-

czenia

Rys 4.3. Cykle pracy mikroprocesora

Kod

operacji

Adres

Kod

rozkaz

u

Argument

MEM

Rys 4.4. Adresowanie natychmiastowe

Rys 4.5. Adresowanie bezpośrednie

Kod operacji

Określ.

rejestru

Kod

rozkaz

u

Argument

rejestr

Rys 4.6. Adresowanie rejestrowe

Kod

rozkaz

u

Kod

operacji

Argument

Kod

operacji

Określ.

rejestru

Kod

rozkaz

u

Argument

MEM

Adres

rejestr

Rys 4.7. Adresowanie pośrednie



Kod

operacji

Określ.

rejestru

Kod

rozkaz

u

Argument

MEM

Wartoś
ć

rejestr

Przemiesz

-czenie

Rys 4.8. Adresowanie indeksowe

wykład 5.

Pamięci

DB

AB

R/W
#
CS#

MEM

M - pojemność pamięci, n - długość słowa przez,
m - ilość linii adresowych

M = n

x

2

m

R/W#
CS#

dane

adres

Organizacja – bitowa,
32x1b

R/W#
CS#

dane

adres

Organizacja – bajtowa,
4x1B

Rys 5.1. Organizacja pamięci

1. Zwiększanie długości słowa

2.

Zwiększanie ilości słów

AB

DB

AB

DB

Rys 5.2. Łączenie układów

AB

RAS
#
CAS
#WE
#OE
#CE
#

MEM

DB

WE# - zezwolenie na zapis informacji

OE# - zezwolenie na odczyt

CE# - równoważny CS#

RAS# i CAS# - związane z wprowadzeniem

adresu do pamięci

Rys 5.3. Obsługa DRAM

AB

RAS
#

CAS
#

RZW

DW

DK

RZK

DW – dekoder wierszy

DK – dekoder kolumn

RZW – rejestr
zatrzaskowy

adresu

wiersza

RZK – rejestr zatrzaskowy

adresu kolumny

Rys 5.4. Sposób adresowania w DRAM

wykład 6.

Urządzenia zewnętrzne

układ

sterowani

a

rejestr
stanu

rejestr
buforu

UZ

dane

sygnały

sterowania

dane

adres

INT
INTA
RO
WR

Rys 6.1. Struktura interfejsu

Przetwornik

A-C 1

Przetwornik

A-C

Przetwornik

C-A 1

Przetwornik

C-A

Port 8 bitów

B

Port 8 bitów

A

Port 8 bitów

C

Licznik/zeg

ar 2

Licznik/zeg

ar

Licznik5zeg

ar 1

Oscylato

r

kwarcow

y

Układ

sterowan

ia

zapisem i

odczyte

m oraz

dekoder

adresow

y

M

a

g

is

tr

a

la

ze

w

n

ę

tr

zn

a

1

2

5

przerwani
a

6

3

4

Złącze

tablicy

rozdzielczej

Rys 6.2. Schemat LPT

Magistrala zewnętrzna komputera Złącze lub konsola

Magistrala danych pomiarowa

Magistrala adresów

Magistrala sterowań

Bufor

nadajnika

Bufor

odbiornika

Układ

sterowania

Zapisem i

Odczytem

Rejestrów

Oraz dekoder

adresów

Generator

programowy

Układ

Generatora

przerwań

Rejestr

przesuwający

Układ

sterowania

nadajnikiem

Rejestr

przesuwający

Układ

sterowania

odbiornikiem

Dekoder

błędów

transmisji

Rys 6.3. Schemat COM

Sterownik USB

Sterownik

głównego

kontrolera USB

Główny

kontroler USB

urządzenia

USB

System

operacyjny

Rys 6.4. Schemat magistrali USB

Cewki
odchylające

Katody

Lampa obrazowa

(kineskop)

Rys 6.5. Kineskop

2

3

l

in

ie

D

multipleks
er

Zegar

Dane

RESET

8

0

4

8

DB

Układ logiczny
klawiatury

Zasada działania
myszy

X

Y

Rys 6.6. Klawiatura, mysz

igłowa

m

e

m

b

ra

n

a

kropla
atrament
u

kropla
atrament
u

a

tr

a

m

e

n

t

a

tr

a

m

e

n

t

nagrzewani
e

atramentowa

_

+

+

+

_

_

_

_

+

+

UŁ

UR

UCz

tone
r

la

se

r

Mechanizm
utrwalający

laserowa

Rys 6.7. Drukarki

skanowany
obraz

obraz

układ elektroniczny

PC

przesuw

D

interfejs

PC

kamera CCD

obraz

Rys 6.8. Skaner

Rys 6.9. Kamera wideo

PC

linia
tel

RS 232C

(lub

USB)

sterowni

k

interfejs

u

MCP

MAP

Bufor

pamię

ci

Interfejs

linii

telefon.

Rys 6.10. Modem