Paweł Dobroń gr. 3P23 Projekt Bramki Cyfrowe

Opis podstawowych własności bramek cyfrowych.

Bramki są to układy wykonujące podstawowe operacje logiczne, ich zasada działania opiera się na przełączaniu układów aktywnych. Dla układów serii TTL podstawową bramka jest branka NAND, istnieją także realizacje innych operacji logicznych, takich jak: NOR, NOT, AND, OR, EXOR, EXNOR. Najważniejsze do scharakteryzowania bramek cyfrowych jest ich funkcja przejścia oraz odpowiedź na impuls przełączający. Jeżeli przyjrzeć się funkcji przejścia bramki NOT (utworzonej np. przez zwarcie obu wejść bramki NAND), gdzie obserwujemy napięcie wyjściowe U_OUT w funkcji napięcia wejściowego U_IN, to odnajdziemy punkt T który odpowiada warunkowi U_OUT=U_IN. Stanowi on przejście między obu stanami logicznymi. Jego odległość od potencjałów „0” i „1” nazywa się marginesem zakłóceń. Co oczywiste, bramka o bardziej stromej charakterystyce jest bardziej odporna na zakłócenia. Przyjmując bardziej szczegółowe określenie, możemy powiedzieć, że wartość marginesu zakłóceń statycznych w określonym stanie na wejściu elementu logicznego jest to maksymalna amplituda sygnału, która podana na to wejście nie spowoduje niepożądanej zmiany stanu wyjściowego.

Celowo na rysunku typowej funkcji przejściowej inwertera cyfrowego nie podałem wartości napięć, gdyż zależą one od tego w jakiej technologii został wykonany układ (TTL, I²L, ECL, MOS, CMOS). Dla typowego układu TTL wartości tych napięć wynoszą:

- dla wejścia U_IL < 0.8V, U_IH > 2V,

- dla wyjścia U_OL <0.4V, U_OH > 2.4V.

Różnica napięć dla wejścia i wyjścia zapewnia margines bezpieczeństwa. Układ poprawnie zrozumie „0” na wejściu aż do napięcia 0.8V, ale dla pewności współpracujący z nim układ musi zapewnić na wyjściu poziom 0.4V. W przedziale napięć od 0.8V do 2.0V działanie układu może być nieokreślone, choć z mojej praktyki wiadomo, że przełączanie następuje dla ok.1.4V. Podanie poziomów napięć nie określa jeszcze w pełni warunków pracy układów TTL, muszą one spełniać także następujące warunki:

- dla wejścia układu: I_IL < 1.6mA (maksymalny prąd wypływający z wejścia w stanie „0”),

I_IH <0.04mA (maksymalny prąd wpływający do wejścia w stanie „1”),

-dla wyjścia: I_OL > 16mA (maksymalne obciążenie wyjścia w stanie „0”),

I_OH > 0.4mA (maksymalne obciążenie wyjścia w stanie „1”).

(Ogólnie przyjęło mówić się, że układ znajduje się w stanie wysokim „H” lub „1” jeżeli na jego wyjściu znajduje się stan wysoki, w zależności od przyjętej logiki, dodatniej zbliżone do +5V, dla ujemnej -12V).

Drugą cechą charakteryzującą układy cyfrowe jest odpowiedź układu na impuls przełączający. Typowy przypadek, wraz ze zdefiniowanymi czasami przedstawiam poniżej:

t_r - czas narastanie impulsu wyjściowego

t_f - czas opadania impulsu wyjściowego

t_dHL - czas opóźnienia przy przejściu ze stanu

„H” do stanu „L”

t_dLH - czas opóźnienia przy przejściu ze stanu

„L” do stanu „H”

I znów nie można jasno przedstawić wartości tych czasów dla wszystkich układów. Zależą one bowiem od technologii wykonania układu , a także jak w przypadku układów TTL od serii (zależnie od serii czasy te przyjmują różne wartości, od najkrótszych dla bramek bardzo szybkich S, szybkich H i mocy F, po coraz dłuższe dla serii standardowej oraz małej mocy L).

W przypadku układów TTL i czasów t_dLH i t_dHL daje się zauważyć ich pewna niesymetrię, z reguły t_dLH > t_dHL (wynika to z samej budowy wewnętrznej układu - szybciej bowiem wprowadzić tranzystor w stan nasycenia, niż wyprowadzić go ze stanu nasycenia w stan zatkania).

Cechą charakterystyczną układów scalonych jest także ich obciążalność, tzn. ile bramek danego typu jesteśmy w stanie wysterować bramką tego samego typu, bez utraty informacji (tak aby spadek napięcia na wyjściu spowodowany poborem prądu mieścił się w marginesie zakłóceń). Dla serii standardowych TTL jest to wielkość ok.10, dla bramek mocy ok.30.

W czasie trwania laboratorium badać będziemy inwertery, dlatego tez zdecydowałem się przeanalizować działanie takiej właśnie bramki serii TTL.

W stanie niskim „0” na wejściu tranzystor T1 przewodzi z nasyceniem, a tranzystor T2 jest odcięty. W tej sytuacji tranzystor T3 pracuje jako wtórnik emiterowy, a odcięty jest tranzystor T4, na wyjściu układu jest stan wysoki „1”, gdzie:

.

W stanie wysokim „1” na wejściu tranzystor T1 jest w obszarze pracy inwersyjnej. Złącze emiter-baza tego tranzystora jest spolaryzowane zaporowo, a w kierunku przewodzenia jest spolaryzowane złącze baza kolektor. Prąd płynący ze źródła przez rezystor 4k i złącze baza-kolektor tranzystora T1 powoduje przewodzenie i nasycenie tranzystor T2. W tej sytuacji odcięty jest tranzystor T3, a przewodzi i następnie nasyca się tranzystor T4, dając na wyjściu stan niski (wartość napięcia nasyconego tranzystora ok.0.2V).

Dla takiego układu 7404 producent podaje następujące wartości parametrów (wartości katalogowe):

- napięcie wejściowe w stanie niskim max.08V,

- napięcie wejściowe w stanie wysokim min.08V,

- napięcie wyjściowe w stanie niskim typ.0.2V, max.0.4V,

- napięcie wyjściowe w stanie wysokim min.2.4V, typ.3.4V,

- czasy propagacji t_dLH 12-22ns, t_dHL 8-15ns.

Nieco inne właściwości posiadają bramki CMOS. Z charakterystyki przejściowej wynika że napięcie wysokie „H” jest równe napięciu zasilającemu U_DD (np. +5V), zaś niskie „L” rożne U_SS (np. 0V). Duża odporność na zakłócenia, amplituda logiczna prawie równa napięciu zasilającemu, jest okupiona większymi czasami propagacji bramek ok.90ns dla serii zwykłej i ok.10ns dla serii szybkich. Bramki te posiadają także dużo większą obciążalność wyjściową niż bramki TTL, do ok.50 układów,. W odróżnieniu od bramek TTL bramki CMOS mogą pracować z napięciami od +3V do +15V. Od wartości napięcia zasilającego zależy np. stromość charakterystyki przejściowej, szybkość działania układu (mniejsze czasy propagacji powodowane są szybszym przeładowywaniem pasożytniczych pojemności w układach), pobór mocy. Cechą różniącą tego typu układy od układów TTL jest również pobór prądu w czasie pracy. Podczas gdy bramki TTL pobierają prąd w całym zakresie napięć wejściowych (na napięcia we < 1.4V jest to prąd ok. 1mA, przy przełączaniu następuje gwałtowny wzrost prądu - pik do wartości ok.20mA spowodowany jest tym że wszystkie tranzystory w układzie są aktywne i dla napięcia we > 1.4V jest to prąd ok.3mA) , tak bramki CMOS pobierają prąd jedynie podczas przełączania (przy pracy spoczynkowej prąd pobierany przez brankę jest ułamkiem uA, przy przełączaniu ułamkiem mA).

Przykładowe zadania.

Zadanie1

Zwarcie wejścia inwertera TTL ustawia jego wyjście w stan „H”, a rozwarcie w stan „L”. Należy obliczyć krytyczne rezystancje na wejściu , przy których zapewnia się na wyjściu odpowiednie stany.

Przyjmując maksymalny prąd wejściowy I_INH=1.6mA oraz dopuszczalne napięcie na wejściu U_INL=0.4V, otrzymujemy:

.

Przyłączenie wejścia do masy przez rezystancję mniejszą od 250 zapewnia stan „H” na wyjściu. Rezystancja powodująca stan „L” na wyjściu powinna być taka, aby prąd skierowany do bazy tranzystora T2 zapewniał jego nasycenie, tzn. dla :

.

Prąd wejściowy jest różnicą prądu I_B1L oraz I_B2, stad:

.

Z rysunku (jak dla omawianego wcześniej inwertera) wynika, że w omawianej sytuacji napięcie na wejściu bramki wynosi 1.4V, gdyż złącze tranzystora T1 jest otwarte, stąd:

.

Przyłączenie wejścia do masy przez rezystancję większą od 2.3k zapewnia stan „L” na wyjściu. Wartości pomiędzy 250 a 2.3k powodują, że punkt pracy bramki znajduje się w opadającym zakresie charakterystyki przejściowej.

Zadanie2

Należy obliczyć czas opóźnienia oraz moc traconą w bramce CMOS dla danych:

Prąd I_DS można obliczyć z zależności:

,

.

Jest to czas znacznie krótszy niż w przypadku bramek MOS. Czas przełączania:

.

Moc tracona w układzie:

.

Obliczenia charakterystyki przejściowej.

Układ 74LS04

Korzystając ze schematu układu zawartego w przygotowaniu do ćwiczenia możemy obliczyć następujące parametry:

- napięcie wyjściowe w stanie wysokim:

,

- napięcie wyjściowe w stanie niskim:

Wiadomo także, że:

- dla wejściowych napięć większych niż 1.2V tranzystory T2 i T4 są zatkane, a tranzystory T1, T3 i T5 przewodzą,

- dla napięć wejściowych mniejszych od 0.8V tranzystory T1, T3 i T5 są zatkane, a tranzystory T2, T4 przewodzą,

Wynika z tego, że strefa przełączania rozciąga się w zakresie napięć wejściowych od 0.8V do 1.2V. Posiadając te niezbędne informacje możemy narysować charakterystykę U_WY=f(U_WE) (dołączona na dodatkowej kartce), wyznaczyć punkt U_T oraz margines zakłóceń.

, ,,

Układ 74HCU04

Analizując układ 74HCU04 możemy skorzystać z informacji, że jest to układ wykonany w technologii CMOS. W związku z tym wartości poszukiwane otrzymujemy natychmiast korzystając z właściwości układów CMOS.

,,, ,,

Analiza układów bramek.

Analiza bramki NAND

we1	we2	wy
0	0	1
0	1	1
1	0	1
1	1	0

Bramka NAND realizuje funkcję logiczną . Przy pomocy programu PSPICE wyznaczyłem charakterystyczne czasy przełączania bramki. Rys.1 odpowiada przypadkowi MNTYMXDLY = 1, IO_LEVEL = 1, a czasy wynoszą: czas narastania t_r = 7 [ns], czas opadania t_f = 3.6 [ns]. Jak widać czas przejścia układu z „L” na „H” jest dłuższy niż przejście z „H” na „L”. Na wykresie zaobserwować możemy również wyjściowe napięcie w stanie wysokim (równe ok.3V) oraz w stanie niskim (ok.90mV). Napięcia te mieszczą się co prawda w marginesie zakłóceń przewidzianych dla bramek serii TTL, lecz nieznacznie od nich odbiegają. Przyczyną tego jest prawdopodobnie dość znaczne obciążenie bramki (na wyjściu znajduje się rezystor 1k). Prądy dla tego przypadku są daleko mniejsze niż możliwe do osiągnięcia. Nieznaczne opóźnienia modelowane przez program dają się już zauważyć na wykresach przebiegów cyfrowych. Pomiarów czasów narastania i opadania dokonałem dla różnych wartości parametrów MNTYMXDLY (rodzaj wartości czasów opóźnień ; 1 - minimalne, 2 - typowe, 3 - maksymalne) oraz IO_LEVEL (modelowanie wejść i wyjść) lecz przedstawiono na rysunku tylko dla jednego przypadku. Pomiaru czasów dokonywano od minimalnej wartości napięcia wyjściowego do maksymalnej wartości tego napięcia. Pełnego zestawienie wyników pomiarów dokonałem poniżej:

1) MNTYMXDLY = 1 4) MNTYMXDLY = 1

IO_LEVEL = 1 IO_LEVEL = 2

t_r = 7 [ns] t_r = 5.7 [ns]

t_f = 3.6 [ns] t_f = 3.6 [ns]

2) MNTYMXDLY = 2 5) MNTYMXDLY = 2

IO_LEVEL = 1 IO_LEVEL = 2

t_r = 6 [ns] t_r = 5.8 [ns]

t_f = 3.7 [ns] t_f = 3.7 [ns]

3) MNTYMXDLY = 3 6) MNTYMXDLY = 3

IO_LEVEL = 1 IO_LEVEL = 2

t_r = 5.7 [ns] t_r = 5.7 [ns]

t_f = 3.6 [ns] t_f = 3.8 [ns]

Czasy propagacji zmierzone zostały dla nieco inne go układu, takiego by można było oglądać przebieg we i wy jako analogowy. Wejścia bramki nand zostały ze sobą zwarte i dołączone do dwu inwertwerów NOT połączonych szeregowo. Do wejścia i wyjścia bramki NAND dołączono również rezystor o dużej rezystancji (100k). W ten sposób uzyskano możliwość pomiaru czasów opóźnienia przy przejściu z „L” do „H” jak i z „H” do „L”. Rys2 przedstawia sposób pomiaru tych czasów, wszystkie (nie tylko te zobrazowane na rysunku) zostały dokonane dla U_wy=1.5V. Potencjał punktu 5 odpowiada napięciu wejściowemu a potencjał punktu 7 wyjściowemu. Poniżej zebrano zmierzone czasy:

MNTYMXDLY = 1 t_dLH = 4.76 [ns], t_dHL = 2.6 [ns]

MNTYMXDLY = 2 t_dLH = 11.5 [ns], t_dHL = 6.1[ns]

MNTYMXDLY = 3 t_dLH = 22.5 [ns], t_dHL = 14 [ns]

Jak widać czasy pomiarów odpowiadają wysnutemu wcześniej stwierdzeniu, że czas t_dLH > t_dHL.

Analiza bramki NOR

we1	we2	wy
0	0	1
0	1	0
1	0	0
1	1	0

Bramka NOR realizuje funkcję logiczną . Podobnie jak poprzednio przy pomocy programu PSPICE wyznaczyłem charakterystyczne czasy przełączania bramki. Rys.3 odpowiada przypadkowi MNTYMXDLY = 1, IO_LEVEL = 1, a czasy wynoszą: czas narastania t_r = 5.8 [ns], czas opadania t_f = 3.2 [ns]. Jak widać powtórnie czas przejścia układu z „L” na „H” okazał się dłuższy niż przejście z stanu „H” na „L”. Na wykresie zaobserwować możemy również wyjściowe napięcie w stanie wysokim (równe ok.3V, zbliżone do poprzedniego pomiaru) oraz w stanie niskim (ok.100mV). Napięcia te także mieszczą się w marginesie zakłóceń przewidzianych dla bramek serii TTL, lecz nieznacznie od nich odbiegają. Przyczyną tego jak poprzednio jest prawdopodobnie dość znaczne obciążenie bramki (na wyjściu znajduje się rezystor 1k). Prądy dla tego przypadku są daleko mniejsze niż możliwe do osiągnięcia(ok. 40nA). Pomiaru czasów dokonywano jak poprzednio. Pełnego zestawienie wyników pomiarów dokonano poniżej:

1) MNTYMXDLY = 1 4) MNTYMXDLY = 1

IO_LEVEL = 1 IO_LEVEL = 2

t_r = 5.8 [ns] t_r = 5.8 [ns]

t_f = 3.2 [ns] t_f = 3.3 [ns]

2) MNTYMXDLY = 2 5) MNTYMXDLY = 2

IO_LEVEL = 1 IO_LEVEL = 2

t_r = 6 [ns] t_r = 5.9 [ns]

t_f = 3.7 [ns] t_f = 3.7 [ns]

3) MNTYMXDLY = 3 6) MNTYMXDLY = 3

IO_LEVEL = 1 IO_LEVEL = 2

t_r = 6.3 [ns] t_r = 6.3 [ns]

t_f = 3.6 [ns] t_f = 3.8 [ns]

Czasy propagacji zmierzone zostały dla nieco inne go układu, takiego by można było oglądać przebieg we i wy jako analogowy. Wejścia bramki NOR zostały ze sobą zwarte i dołączone do dwu inwertwerów NOT połączonych szeregowo. Do wejścia i wyjścia bramki NOR dołączono również rezystor o dużej rezystancji (100k). W ten sposób uzyskano możliwość pomiaru czasów opóźnienia przy przejściu z „L” do „H” jak i z „H” do „L”. Rys4 przedstawia sposób pomiaru tych czasów, wszystkie (nie tylko te zobrazowane na rysunku) zostały dokonane dla U_wy=1.5V, pomiar analogiczny jak poprzednio.

MNTYMXDLY = 1 t_dLH = 5.1 [ns], t_dHL = 3 [ns]

MNTYMXDLY = 2 t_dLH = 12.5 [ns], t_dHL = 7.1[ns]

MNTYMXDLY = 3 t_dLH = 22.6 [ns], t_dHL = 14.1 [ns]

Obserwacja wyścigów

Wyścigi w układach cyfrowych stanowią ich niepożądaną cechę. Przy projektowaniu stosuje się specjalne zabiegi mające na celu wyeliminowanie wyścigów i uniknięcie efektu przypadkowości w działaniu układów cyfrowych. Istota problemu wyścigów zaczyna się w pojedynczej bramce, która zależnie od egzemplarza działa szybciej lub wolniej. Budując bardziej złożone układy możemy na tej samej drodze sygnału, otrzymać dość duże opóźnienia jednego sygnału w stosunku do drugiego sygnału, choć teoretycznie powinny one pojawić się w tym samym momencie. Dobrym przykładem wyścigów jest symulowany przez nas układ:

Różnica w szybkości działania poszczególnych inwerterów powoduje wpływ na zachowanie się całego układu. Teoretycznie układ powinien realizować funkcje logiczną . Na Rys.5 przedstawiono analizę układu dla małych opóźnień wprowadzanych przez poszczególne bramki, widać że układ zachowuje się poprawnie, tzn. realizuje założoną funkcję. Rys.6 przedstawia analizę tego samego układu lecz dla dużych opóźnień wprowadzanych przez bramki. W tym przypadku opóźnienia sygnałów są tak duże, że funkcja logiczna nie jest realizowana.

Badanie własnego układu

Jako własny układ do symulacji wybrałem asynchroniczny (pracyjący bez „zegara”) przerzutnik RS. Jest to podstawowy fragment większych układów logicznych np.: przerzutnika RS synchronicznego, przerzutnika JK, przerzutnika JK-MS, przerzutnika D, przerzutnika D „LATCH” (zatrzask) i innych.

R - wejście zerujące, S - wejście ustawiające.

Poniżej przedstawiony jest schemat badanego układu wraz z realizowaną przez niego funkcją.

we R	we S	Qt	Qt+1
0	0	0	0
0	0	1	1
0	1	0	1
0	1	1	1
1	0	0	0
1	0	1	0
1	1	0	-
1	1	1	-

Na Rys.7 przedstawiłem przebiegi czasowe przerzutnika RS. W pierwszym momencie gdy na wejściach przerzutnika podane są stany „L”, bramki NAND są odblokowane i ich stany wyjściowe zależą jedynie od stanu wyjściowego bramki sąsiedniej. Ponieważ istnieją opóźnienia sygnału przy przejściu przez bramkę, powstał generator generujący przebieg podobny do sinusoidalnego lecz o nierównych połówkach i częstotliwości równej odwrotności czasu propagacji branki NAND. Widać, że bramki NAND przełączają się ze stanu „L” do „H” przy napięciu wejściowym ok.2.3V, i z „H” do „L” już przy ok. 0.5V. Są to standardowe wartości napięć przełączających. Po podaniu na wejście ustawiające S stanu „H” układ zaczyna zachowywać się stabilnie. Na wyjściu Q ustala się stan „H”. Jak widać z przebiegów dla wartości rezystancji obciążającej wyjście równej 100k, napięcie wyjściowe bramki wynosi 3.5V. Po podaniu na wejścia stanów S - „L”, R - „H”, przerzutnik przerzuca się. Widać jednak, że w tym przypadku napięcie na wyjściu (nie)Q ustali się szybciej niż na wyjściu Q. Jest to spowodowane tym, że sygnał R podawany przez negator na we bramki odpowiadającej wyjściu sygnału (nie)Q, zmieni wpierw stan tej właśnie bramki, a dopiero zmiana jej stanu wpływa na zmianę stanu bramki odpowiadającej wyjściu Q. Czas tej zmiany mierzony dla napięcia 1.5V wynosi 2.7ns. Podobna sytuacja ma miejsce przy podaniu S- „H” i R - „L”, szybciej ustala się poziom na wyjściu Q. W dalszej symulacji układ zachowuje poprawnie.

Rys.8 przedstawia sytuacje w której jedna z bramek NAND przerzutnika RS charakteryzuje się dłuższym czasem propagacji (podobna sytuacja ma miejsce w rzeczywistości, ponieważ nie istnieją bramki o takim samym czasie propagacji). W tym przypadku oscylacje nie występują, układ zachowuje się stabilnie od początku. Wyjście szybszej z bramek ustaliło się na poziomie „H” i poziom ten podtrzymuje wyjściowy stan niski „L” na drugiej z bramek. W stosunku do poprzedniego układu zmieniają się czasy przełączania i trwania impulsów na wyjściach Q i (nie)Q pomimo identycznego sterowania. Zaznaczone na rys czasy odpowiadają przejściom odpowiednich bramek ze stanu „H” do „L”.

---